Устройство для сопряжения центрального процессора с группой арифметических процессоров

Устройство для сопряжения центрального процессора с группой арифметических процессоров

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при построении высокопроизводительньпс вычислительных систем в качестве средства сопряжения центрального процессора с арифметическими процессорами.Основной задачей изобретения является повышение производительности вычислительной системы за счет обеспечения распараллеливания вычислительного процесса.Устройство состоит из блока управления, блока формирования последовательности функций, блока памяти, регистра возврата в программу, регистра кода операции, регистра адреса, регистра номера, дешифратора, триггера, элемента ИЛИ, двух элементов И. 1 з.п. ф-лы, 11 ил., 1 табл. (Л

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3823109/24-24 (22) 14. 12.84 (46) 07,02.87. Бюл, ¹ 5 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) 10.П.Михнов, Г.А.Петров, В.С.Степанов и В.В.Шаляпин (53) 681.325(088.8) (56) Электроника, 1980, № 10, с.49, фиг.5.

Авторское свидетельство СССР № 1254495, кл. G 06 F 13/00,10.11.84. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦЕНТРАЛЪНОГО ПРОЦЕССОРА С ГРУППОЙ АРИФМЕТИЧЕСКИХ ПРОЦЕССОРОВ

„„Я0„„1288204

Ш4 G 06 F 13/00 (57) Изобретение относится к области вычислительной техники и может быть использовано при построении высокопроизводительных вычислительных систем в качестве средства сопряжения центрального процессора с арифметическими процессорами. Основной задачей изобретения является повышение производительности вычислительной системы за счет обеспечения распараллеливания вычислительного процесса,Устройство состоит из блока управления, блока формирования последовательности функций, блока памяти, регистра возврата в программу, регистра кода операции, регистра адреса, регистра номера, дешифратора, триггера, элемента ИЛИ, двух элементов И. 1 з.п. ф-лы, 11 ил., 1 табл.

1 128870

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем (ВС) в качестве средства сопряжения центрального процессора (ЦП) с арифметическими процессорами (АЦ).

Цель изобретения — повышение производительности вычислительной системы за счет обеспечения распаралле- 10 ливания вычислительного процесса.

На фиг.1 представлена блок-схема устройства; на фиг,2 — блок-схема "

ЦП; на фиг.3 — блок-схема АП; на фиг. 4 - схема блока памяти; на фиг. 5 — 15 блок-схема регистрации возврата в программу; на фиг.б — схема блока формирования последовательности функций; на фиг.7 — блок-схема регистра кода операции; на фиг.8 — блок-схема регистра. номера; на фиг.9 — блок схема регистра адреса; на фиг.10— схема блока микропрограммного управления; на фиг.11 — временная диаграм25 ма перехода в основную программу.

Устройство содержит (фиг.1) ЦП 1, АП 2, регистр 3 возврата в программу, блок 4 памяти, регистр 5 кода операции, регистр 6 адреса, блок 7 ЗО формирования последовательности функций, элемент ИЛИ 8, регистры 9 номера, первый элемент И 10, триггер

11, дешифратор 12, второй элемент

И 13, блок микропрограммного управления (БУ) 14, шину 15 адреса, шину

16 данных, выход "Чтение ЦП" (Чт ЦП)

17, выход "Запись ЦП" (Зп ЦП) 18, вход "Готовность ЦП" (Гт ЦП) 19, вход Запрос захвата ЦП (ЗЗх ЦП) 40

20, выход "Подтверждение захвата ЦП" (ПЗх ЦП) 21, вход "Код операции АП" (КО АП) 22, выход "Неисправность AII" (Нс АП) 23, вход "Выборка кристалла

АП" (ВК АП) 24, вход 1Чтение АП (Чт 45

АП) 25, выход "Запись АП" (Зп АП) 26, выход "Конец выполнения АП" (КВ АП)

27, вход "Запуск AII" 28, вход разрешения выборки внешней памяти программы (РВв ПП) 29, вход записй ВПП (Зп 50

ВПП) 30, вход "Чтение ВПП" (Чт ВПП)

31.

В качестве ЦП 1 в устройстве может быть применен, например, микропроцессор (ИП). ЦП 1 (фиг.2) содержит бу- 55 фер 32 адреса, буфер 33 данных, блок

34 регистров, внутреннюю магистраль

35, арифметикологическое устройство 36, блок 37 управления, блок

4 2

38 управления обменом, блок 39 синхронизации, АП 2 (фиг.3} содержит операционный блок 40, сумматор 41, блок 42 управления, первую комбинационную схему 43, триггер 44 неисправности, счетчик 45 ошибок, вторую комбинационную схему 46.

Блок 4 памяти (фиг.4) содержит первый 47 и второй 48 коммутаторы, шинный формирователь 49, элемент НЕ

50, группу элементов И 51, элемент

ИЛИ 52, ассоциативное запоминающее устройство (АЗУ) 53, состоящее из дешифратора 54, регистров 55, элементов 56 сравнения, шифратора 57, оперативного запоминающего устройст-. ва (ОЗУ) 58, Регистр 3 возврата в программу (фиг.5) содержит 59 и второй 60 элементы И, элемент НЕ 61, многорежимный буферный регистр (MBP) 62.

Блок 7 формирования последовательности функций (фиг,б) содержит регистры общего назначения (РОН) 63. первый элемент И 64, первый 65 и второй 66 элементы задержки, второй элемент И 67, первый 68 и второй 69 счетчики, первый 70 и второй 71 элементы HE элемент 72 сравнения, триггер 73, третий и четвертый элементы И 74.

Регистр 5 кода операции (фиг.7) содержит элемент HE 75, МБР 76;элемент 77 задержки, элемент И 78, Регистр 9 номера (фиг.8) содержит регистр 79, элемент 80 задержки, элемент И 81.

Регистр 6 адреса (фиг ° 9) содержит первый 82 и второй 83 и третий

84 элементы задержки, элемент И 85, первый 86, второй 87, третий 88 и четвертый 89 счетчики, первую 90

f и вторую 91 буферные схемы, четвертый 92 и пятый 93 элементы задержки, элемент И-ИЛИ 94.

БУ 14 (фиг.10) содержит память

95 микрокоманд, регистр 96 микрокоманд (PMK), счетчик 97 микрокоманд, первый элемент И 98, второй и третий элементы И 99, элемент И

100, триггер 101, генератор 102 тактовых импульсов, пятый и шестой элементы И 103, седьмой элемент И 104, элемент И-ИЛИ 105, второй триггер

106, элемент ИЛИ 107, элемент НЕ 108.

В основе построения предлагаемого устройства лежит принцип модуль12887 ного представления программного и аппаратного обеспечения ВС. Под модулем (программным или аппаратным) понймается объект, обладающий функциональной завершенностью, реализующей конечное число функций соответственно программным или аппаратным путем.

В устройстве в качестве аппаратного модуля используется АП, кото- 10 рый, в случае реализации нескольких вычислительных операций, выступает как многофункциональный аппаратный модуль. При этом для обработки информации АП должен получить входные l5 данные той или иной операции и код операции в соответствии с требованиями алгоритма решаемой задачи. По окончании процесса вычисления АП вьдает обработанные данные как ре- 20 зультаты, Как правило, АП подключаются к ЦП в качестве дополнительных периферийных устройств, функционирование которых происходит по инициативе и под управлением ЦП. 25

Программные модули оформляются в виде подпрограмм, представляющих единый механизм, которому передается управление программой и от которого возвращается управление про- З0 грамме. Подпрограмма также должна получить некоторые входные данные и выдать результаты, Обращение к подпрограмме осуществляется путем указания ее имени в команде вызова подпрограммы. Имя подпрограммы (метка в поле ассемблерной строки) ассоциируется с адресом той ячейки памяти, в которой размещается первый байт команды подпрограммы, Выход из под- 40 программы происходит по команде возврата, являющейся заключительной командой подпрограммы.

Следует подчеркнуть, что устройст- р5 во используется в ВС, в которых обмен данными производится через программную память, т ° е. доступ к данным возможен всем обрабатывающим модулям системы. 50

Предлагаемое устройство в составе ВС осуществляет "перехват" и передачу в АП 2 тех арифметических ,функций, на эффективное выполнение которых ориентированы АП 2 и которые в однопроцессорной системе реализуются программными средствами, с последующей передачей входных данных в АП 2.и вьдачей результатов в нужную

04 4( область ЦП, Устройство делает возможным распараллеливание вычислительного процесса на заданном классе задач.

Для пояснения принципа действия устройства необходимо предварительно рассмотреть организацию составляющих его блоков. Центральным блоком устройства является блок 4 памяти (фиг.4), предназначенный для определения конфигурации ВС, Блок 4 построен в виде памяти/каталога на основе

АЗУ и функционирует в двух режимах: настройки и рабочем.

В режиме настройки блока 4 производится формирование коммутационной матрицы ВС из меток аппаратно-реализуемых функций и информационно-управляющих слов АП 2. При этом в регистры 55 записывают метки подпрограммы, имеющие эквивалентную реализацию в аппаратном исполнении на АП 2, а в ячейки ОЗУ 58 — информацию, необходимую АП 2 для обработки функций и обмена с ПП: начальные адреса входных данных, начальные адреса выходных данных, код операции, номер АП, длину обрабатываемого слова (например, в байтах), длину результата. Запись производится под управлением ЦП 1, причем таким образом, что имеет место взаимно однозначное соотношение между меткой К-й подпрограммы, помещаемой в К-й регистр 55, и содержимым К-й ячейки ОЗУ 58. Изменяя определенным образом разрядность полей

ОЗУ 58, а также объем АЗУ 53 в целом, можно получить требуемое количество аппаратно-реализуемых функций в АП 2, включаемых в ВС, а также необходимую длину обрабатываемых слов.

Запись в К-й регистр 55 и К-ю ячейку ОЗУ 58 осуществляется следу- ющим образом.

На шину 15 адреса ЦП 1 устанавливает адреса, соответствующие К-му регистру 55 и К-й ячейке ОЗУ 58,на шину 16 данных подаются метка К-й подпрограммы и соответствующие начальный адрес входных данных, началь-, ный адрес выходных данных, код К-й операции, номер АП, длина входного слова, длина выходного слова. Сигналом с выхода Зп ЦП 18 происходит переключение первого коммутатора 47, второго коммутатора 48 и шинного формирователя 49 в режим настройки, (При этом шина 15 адреса коммутирует5 12887 04 6 ся с дешифратором 54 и адресными вхо дами ОЗУ 58, шина 16 данных коммутируется с регистрами 55 и информационными входами-выходами ОЗУ 58.

Этим же сигналом с выхода Зп ЦП 18 производится запись К-й метки подпрограммы в К-й регистр 55 (дешифратор 54 открывает входы К-го регистра 55) и соо.гветствующей информации в К-ю ячейку ОЗУ 58 (сигнал с выхода 10

Зп ЦП 18 поступает на вход "Запись" и "Разрешение выборки" ОЗУ 58). Осуществляя перезапись коммутационной матрицы, можно переориентировать устройство на обработку требуемого 15 количества прикладных программ.

Процесс настройки блока 4 значительно упрощается в связи с требованиями к оформлению спецификаций для каждой подпрограммы, В этих специфи- 20 кациях указывается, где находятся данные (адреса входных данных), обрабатываемые подпрограммой; где размещены результаты (адреса выходных данных), полученные при выполнении 25 подпрограмм.

Кроме того, во многих ассемблерах имеются специальные средства, облегчающие работу программиста с подпрограммами. Ассемблер, дает возможность 30. транслировать подпрограмму отдельно.

Затем он собирает информацию обо всех ссылках на подпрограмму в основной программе и передает ее специальной программе-загрузчику, которая заменяет эти ссыпки адресами, 40

55

В рабочем режиме блока 4 второй коммутатор 48 подключает шину 15 адреса к информационным входам регистров 55 и первым входам (входам А)

1 элементов 56 сравнения. Выходы шифратора 57 в рабочем режиме открыты. По.скольку вторые входы (входы В) элементов 56 сравнения соединены с выходами регистров 55, то при по туплении на первые входы элементов 56 сравнения с шины 15 адреса кода, равного содержимому К-ro регистра 55, на выходе К-го элемента 56 сравнения появляется сигнал, который поступает на прямой вход одного из элементов И 51. Если на инверсном входе этого же К-ro элемента И 51 нет сигнала с выхода Нс АП 23, то сигнал с

К-го элемента 56 сравнения переключает элемент ИЛИ 52 в единичное состояние. Сигнал с К-ro элемента 56 сравнения поступает также на один из входов шифратора 57, на выходе которого устанавливается код,, соответствующий адресу К-й ячейки ОЗУ 58.

Сигнал с выхода элемента ИЛИ 52 производит переключение первого коммутатора 47 и шинного формирователя

49 таким образом, что они подключают соответственно выходы шифратора 57 с адресными входами ОЗУ 58 и информационные входы-выходы ОЗУ 58 с входом блока 7, Этот же сигнал с выхода элемента ИЛИ 52 подается на вход

"Чтение" и "Разрешение выборки" ОЗУ

58, чем осуществляется выборка содержимого К-й ячейки ОЗУ 58 в блок

7. Расчеты показывают, что времени, в течение которого на шине, 15 адреса присутствует адрес ячейки ПП (для

МП К580 в течение 1-3 тактов, равных

1,5 мкс при тактовой частоте 2 МГц), достаточно для выявления обращения к аппаратно-реализуемой функции и выборки содержимого К-й ячейки ОЗУ

58 в блок 7.

Таким образом, после настройки блок 4 памяти содержит метки аппаратно-реализуемых функций и информационно-управляющие слова АП 2, что фиксирует конфигурацию ВС.

Остальне узлы устройства несут следующую функциональную нагрузку. В процессе обработки информации в ВС устройство выявляет обращение к аппаратно-реализуемым функциям, передает их в соответствующие АП 2 и осуществляет обратный переход,в основную прîrpамму.

Организация аппаратного перехода в основную программу происходит следующим образом. Сигнал с выхода элемента ИЛИ 52 поступает на инверсный вход первого элемента И 59 регистра

3 (фиг.5). Прямой вход элемента И

59 соединен с выходом ВС, управляющим разрешением выборки ПП (обычно это 15-й разряд шины 15 адреса). В результате происходит блокировка ВПП.

А при появлении сигнала с выхода Чт

ЦП 17 на шину 16 данных поступает код команды выхода из подпрограммы из

NSP 62, внутри которого код команды появляется при включении питания на устройство. Сброс блокировки ВПП и команды выхода из подпрограммы происходит при исчезновении сигнала с

1 вь хода элемента ИЛИ 52. Временная диаграмма (фиг.11) поясняет организацию

12887О4 8 в регистре 9 — номера АП. Соответствующим образом функционирует и триггер 73: при записи его едйничный выход устанавливается в единичное состояние, нулевой — в нулевое, а при чтении — наоборот единичный выход устанавливается в нулевое состояние, нулевой — в единичное.

50 аппаратного перехода в основную про грамму.

Следует отметить, что АЗУ 53, вь . полненное на современной элементнои базе, имеет очень малое время сраба тывания (порядка 50-70 нс), что позволяет в 1-3 тактах машинного цикла Ml произвести необходимые действия для перехода в основную программу ° 10

При распараллеливании вычислительного процесса, когда К-й АП 2 обрабатывает функцию, а ЦП 1 выполняет основную программу, может возникнуть очередное обращение к аппаратно-реализуемой функции, которое потребу. ет доступ к соответствующему АП 2.

В этом случае необходимо формировать очередь аппаратно-реализуемых функ:ции, которая потребует доступ к 20 соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функций, что обеспечивается этим ст ойством.

Основным блоком, используемым для распараллеливания вычислительного процесса, является блок 7 (фиг.б), выполненный по прицнипу памяти магазинного типа на базе, например, БИС 30

Р0Н 63, БИС POH 63 является двухадресной памятью общего назначения, путем наращивания которой можно до. биться требуемой разрядности хранимой информации. Наличие двух независимых адресных и информационных входов в БИС позволяет в асинхронном режиме осуществлять запись (по первому входу) и чтение (по второму входу) необходимой информации, При появлении сигнала с выхода элемента

ИЛИ 52 на входах "Запись." (Зп) и

"Разрешение выборки" (PB) РОН 63 разрешается запись начального адреса входных данных, начального ад- 45 .реса выходных данных, кода операции, номера АП, длин слов с выхода шинного формирователя 49 в POH 63 по адресу, определяемому первым счетчиком 68. Тем самым формируется очередь аппаратно-реализуемых функций. А при наличии сигналов из БУ 14 на входах РОН 63 "Чтение" (Чт) и PB осуществляется выборка содержимого POH 63 (очереди аппаратно-реализуемых функций) по адре су, укаэанному вторым счетчиком 69, в регистре 5 — кода операции, в регистре 6 — адресов и длин слов, При подаче питания на устройство производится сброс (обнуление) счетчиков 68, 69 и триггера 73. После каждого обращения (записи или чтении) вначале происходит обращение к POH 63 по старому адресу, а затем наращивание адреса на единицу (элементы 65 и бб задержки имеют задержку на время выборки содержимого одного регистра). После адресации к последнему регистру происходит сброс соответствующего счетчика в нуль.

На выходе элемента 72 сравнения единичный сигнал устанавливается в двух случаях, когда очередь функций пуста и когда очередь переполнена.

В первом случае исчезает сигнал на выходе четвертого элемента И 74 (соответственно и на входе БУ 14), на единичном входе триггер 101 (фиг. 10), после чего происходит останов БУ 14.

Во втором случае этот сигнал с выхода третьего элемента И 74 поступает на вход элемента ИЛИ 8 (фиг. 1) и затем на вход 33х ЦП 20, тем самым приостанавливая выполнение основной программы ВС. Таким образом, "длина" очереди функций связана с "глубиной" памяти магазинного типа, которая определяется характером алгоритма и составом аппаратных средств ВС.

Сигнал из БУ 14, поступающий на входы Чт, РВ POH 63, поступает также на входы регистров 5 и 9. Этот сиг-: нал вначале обнуляет содержимое NBP

76 (фиг.7) и регистра 79 (фиг.8).

Элементы 77 и 80 задержки имеют задержку на время сброса МБР 76 и регистра 79. Затем сигнал поступает на их входы С, чем разрешается запись кода операции в ИБР 76 и номера АП в регистр 79 по информационным входам с выхода блока 7, Сигнал из БУ

14, поступающий на вход элемента НЕ

75, открывает выходы регистра 5 ° в результате чего содержимое последяего подается на вход КО АП 22. Содержимое регистра 79 (номер AII 2) подается на вход дешифратора 12, 9 128

Предлагаемое устройство позволяет гибко наращивать структуру ВС арифметическими процессорами с передачей им соответствующих функций. Дпя связи с остальными АП 2 соответствующие выводы дешифратора 12 (фиг.1) соединены е их входами ВК АП 24. Сигналы и информация, необходимь1е для функционирования остальных АП выведены из устройства на соответствующие входы-выходы AII 2 (на фиг, 1 выводы показаны в виде косых линий на общую шину). Инициализация конкретно го АП 2 определяется содержимым РН ,9 (номер АЛ 2), Сигнал из БУ 14, поступающий на, входы Чт, РВ РОН 63, поступает также на вход регистра б (на элемент

82 задержки и элемент И 85,фиг.9), При этом вначале производится обну-. ление счетчиков 86 — 89, затем saпись данных в них с выхода блока 7 по информационным входам. Элемент 82 задержки имеет задержку на время сброса (обнуления) счетчиков 86 - 89.

В первый счетчик 86 записывается начальный адрес входных данных, во второй счетчик 87 — начальный адрес

- выходных данных, в третий счетчик

88 — длина входных данных, в четвертый счетчик 89 — длина выходных данных, При поступлении сигналов из БУ

14 (с выхода первой группы элементов

И 99) открываются буферные схемы 90 и 91 с тремя состояниями, При этом содержимое первого счетчика 86 или второго счетчика 87 поступает на шину 15 адреса. При отсутствии сигналов из БУ 14 буферные схемы 90 и 91 находятся в состоянии высокого сопротивления. Элементы 83 и 84 задержки (с задержкой на время выборки содержимого счетчиков 86 — 89) передают сигналы на счетные, входы счетчиков 86 — 89 после выборки их содержимого. Таким образом, при каждом обращении к счетчикам их содержимое увеличено на единицу (для счетчиков

86 и 87) и уменьшено на единицу (для счетчиков 88 и 89). При равенстве нулю содержимого счетчиков 88 и 89 на их выходах появляется сигнал, поступающий через элемент И-ИЛИ 94 на вход узла 98 БУ f4 чем прекращается обращение к ВПП. Элементы 92 и 93 задержки имеют задержку на время выборки очередной микрокоманды из памяти

95 микрокоманд (фиг.10).

8704

На вход БУ поступают также сигналы с выходов ПЗх ЦП 21, регистра

3 б, блока 7, КВ АП 27, определяющие время выборки очередной микрокоман ды. В БУ используется система с жесткой .последовательностью микрокоманл в унитарных кодах (каждому разряду

35 микрокоманды сопоставляется управляющий сигнал БУ 14). Работу БУ поясняет таблица, представляющая собой последовательность и кодировки микрокоманды М12 (расшнвку), находящих40

5

Управляет работой всех блоков устройства в активном режиме БУ 14 (фиг.10). В качестве синхронизирующего элемента БУ использует двухтактный генератор 102 импульсов, синхросигналы с которого поступают на узлы

БУ после появления сигнала с выхода блока 7 (второго элемента: И группы элементов И 74, фиг.б), на единичный вход триггера 101. Этот сигнал означает, что очередь аппаратно-реализуемых функций не пуста. С выхода элементов И 103 тактовые импульсы поступают: первый — на вход "Разрешение записи" регистра 96 и элементы

И 99, второй — на элемент t04. По первому синхроимпульсу производится запись и выдача управляющих сигналов из регистра 96 на внутренние узлы БУ и узлы устройства. По второму син,хроимпульсу происходит прибавление единицы к содержимому счетчика 97 .и выборка микрокоманды из памяти 95 микрокоманд. Причем первоначальный сброс счетчика 97 производится при включении питания на устройство. ся в памяти 95 микрокоманд.

Разряды NK поступают: ХО на узел

98; Х1 на единичные входы триггера

11 и триггера узла 98; Х? на нулевой вход триггера узла 98; ХЗ на входы регистра 5, регистра 6, блока 7, регистра 9 (чтение РОН 63); Х4 на вход дешифратора 12; Х5 на вход второго элемента И группы элементов

И 99 (входы Чт ПП 31, регистра 6);

Хб на входы регистра 5, Запуск АП

28; Х7 на вход первого элемента И группы элементов И 99 (Зп ПП 30, регистр 6); Х8 на вход счетчика 97 и вход элемента И 100.

При наличии единицы в нулевом разряде МК БУ находится в режиме "Ожиft дание до прихода одного из внешних сигналов на узел 98. При нулевом со11 1288704 стоянии этого разряда в очередном Ф о р м у л а такте производится прибавление единицы в счетчик 97 и выборка очередной 1. Устройс

MK из памяти 95 микрокоманд в ретрального про гистр 96. 5 . метических пр

12 изобретения

БУ 14 работает следующим образом, При включении питания на устройство на выходе регистра 96 появляется нулевая МК. Нулевая МК устанавливает- 10 ся на выходе регистра 96 после каждого цикла работы БУ, равного обработке одной функции в АП 2. При поступлении сигнала от блока 7 (с выхода второго элемента И группы элементов

И 74) на единичный вход триггера

101 на выходе регистра 96 появляется первая МК, которая производит чтение содержимого одного из POH 63 в соответствующие блоки устройства: кода 2р операции в регистр 5, начальные адреса данных и длин слов в регистр 6, номер АП в регистр 9. При появлении сигнала от блока 7 (с выхода элемен та И 67) на входе узла 98 производит 25 ся выборка второй МК, по которой переключаются в единичное состояние триггер 11 и триггер узла 98, что .соответствует запросу захвата шин

ЦП 1. Сигнал с выхода ПЗх ЦП 21 30 производит выборку третьей МК, по которой сбрасывается в нуль триггер узла 98 и осуществляется передача данных из ВПП в соответствующий

АП 2, Появление сигнала от регистра 6 (с выхода элемента И-ИЛИ 94) свидетельствует об окончании пере. дачи входных данных в АП 2 и производит выборку четвертой NK с помощью которой происходит запись в АП 4р

2 кода операции и запуск процесса вычисления функции в АП 2. Затем

БУ ожидает окончание вычисления этой функции в АП 2 — выполняется пятая MK. При появлении сигнала с выхода КВ АП 27 происходит выборка шестой МК, по которой БУ вновь производит запрос захвата шин ЦП 1. Сигнал с выхода ПЗх ЦП 21 производит выборку седьмой МК, с помощью которой осуществляется выдача результата вычисления из АП 2 в ВПП. Сигнал с выхода регистра б прекращает передачу данных и выбирает восьмую

МК, которая сбрасывает в нуль счетчик 97, и, если нет сигнала с выхода блока 7 — триггер 101, что останавливает БУ. В противном случае цикл повторяется. тво для сопряжения ценцессора с группой арифоцессоров, содержащее блок микропрограммного управления, регистр возврата в программу, блок памяти, регистр кода операции, регистр адреса, дешифратор, регистр номера, триггер, элемент ИЛИ, два элемента И, причем вход чтения регистра возврата в программу подключен к выходу чтения центрального процессора, первый информационный выход блока памяти соединен с входом записи регистра возврата в программу и подключен к входу готовности центрального процессора, выход элемента ИЛИ подключен к входу запроса захвата центрального процессора, первый вход логических условий блока микропрограммного управления подключен к выходу подтверждения.захвата центрального процессора, информационный выход регистра кода операции подключен к входам кода операции арифметических процессоров группы, вход чтения блока памяти подключен к выходам неисправности арифметических процессоров группы, выход дешифратора соединен с первыми входами первого и второго элементов И и подключен к входам выборки арифметических процессоров группы, выходы первого и второго элементов И подключены соответственно к входам чтения и записи арифметических процессоров группы, второй вход логических условий блока микропрограммного управления подключен к выходам конца выполнения операции арифметических процессоров группы, первый выход блока микропрограммного управления соеди- нен с входом чтения регистра кода операции и подключен к входам эапуска арифметических процессоров группы, первый информационный вход блока памяти подключен к информационному входу-выходу центрального процессора, информационному входу-выходу внешней памяти программ и информационным входам-выходам арифметических процессоров группы, информационный вход регистра возврата в программу, первый информационный выход регис гра адреса, адресный вход блока памяти подключены к адресному выходу центрального процессора и адресному входу внешней памяти программ, втОрой

13 12887 информационный выход регистра возврата в программу подключен к входу разрешения выборки внешней памяти программ, второй выход блока микропрограммного управления соединен с первым входом чтения регистра адреса, вторым входом второго элемента И подключен к входу чтения внешней памяти программ, третий выход блока микропрограммного управления соединен 10 с вторым входом чтения регистра адреса, вторым входом первого элемен-та И и подключен к входу записи внешней памяти программ, при этом четвертый выход блока микропрограм-" много управления соединен с входами записи регистра номера, регистра кода операции и регистра адреса, второй информационный выход регистра адреса соединен с нулевым входом тригге- 20 ра и третьим входом логических условий блока микропрограммного управления, пятый выход которого соединен с единичным входом триггера, выход которого соединен с перв. Входом 25 элемента ИЛИ, шестой выход блока микропрограммного управления соединен с тактовым входом дешиАратора, информационный вход которого соединен с выходом регистра номера, о т л и — З0 ч а ю щ е е с я тем, что, с целью повышения производительности, в него введен блок формирования последовательности Аункций, причем второй вход элемента ИЛИ соединен с выходом 35 запроса блока формирования последовательности функций, группа выходов запуска которого соединена с группой входов логических условий блока микропрограммного управления, четвертый 40 выход которого соединен с входом чтения блока формирования последовательности функций, инАормационный вход которого соединен с вторыми информационными выходами блока па- 45 мяти, первый информационный выход которого соединен с входом записи блока Аормирования последовательности функций, инАормационный выход которого соединен с информационными входами регистра адреса, регистра номера и регистра кода. операции,причем блок формирования последователь-ности функций содержит регистр,два счетчика, триггер, два элемента задержки, элемент сравнения, четыре элемента И, два элемента НЕ, причем информационный вход регистра является информационным входом блока Аор04 14 мирования последовательности функций, 1 вход первого элемента НЕ соединен с входом первого элемента задержки, 1 с первым входом первого элемента И и является входом записи блока Аормирования последовательности Аункций, второй вход первого элемента И соединен с первым входом второго элемента И и является входом чтения блока формирования последовательности функций, информационный выход регистра является информационным выходом блока Аормирования последовательности функций, выход третьего элемента И является выходом запроса блока формирования последовательности

Аункций, выходы второго и четвертого элементов И образуют группу выходов запуска блока формирования последовательности функций, при этом в блоке формирования последовательности функций выход первого элемента HF. соединен с входом записи регистра, первый адресный вход которого сдединен с первым входом элемента сравнения и с выходом первого счетчика, счетный вход которого соединен с выходом первого элемента задержки и единичным входом триггера, единичный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента сравнения и с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом триггера, нулевой вход которого соединен с выходом второго элемента задержки и со счетным входом второго счетчика, выход которого соединен с вторым входом элемента сравнения и вторым адресным входом регистра, вход чтения которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента И, с входом второго элемента задержки.и вхо- . дом второго элемента И.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок микропрограммного управления содержит память микрокоманд, регистр микрокоманд, счетчик микрокоманд, два триггера, генератор импульсов, элемент И-ИЛИ, семь элементов И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И является первым входом блока, первый и второй входы элемента И-ИЛИ являются вторым и третьим входами блока соответственI I

ИК ХО Х1 Х2 ХЗ

Х4 Х5 Х6 Х7 Х8

0 0 0 О 0 0 0 0 О

1 0 0 1 0 0 0 0 0

0 0 0 0 0 0 0

1 0 1 0 1 1 0 0 0

0 0 1 0 1

0 0 0 0 0

0 0 0 .0 0

0 0

0 0

0 0

0 0

1 0

1 0

1 1

1 0

0 0

0 0 0

0 0 0

0 0

15 1288704 J6 но, третий вход элемента И-ИЛИ и еди- рым входом четвертого элемента И и ничный вход первого триггера образуют нулевым входом счетчика микрокоманд, группу. входов блока, первый, второй, выход которого соединен с адресным третий выходы регистра микрокоманд входом памяти микрокоманд, информаобразуют первый, четвертый, шестой 5 ционный выход которого соединен с выходы блока соответственно, выходы информационным входом регистра миквторого и третьего элементов И явля- рокоманд, шестой выход которого соются вторым и третьим выходами бло- единен с нулевым входом второго ка управления соответственно, четвер- триггера, выход которого соединен тый выход регистра микрокоманд соеди- 10 с вторым входом первого элемента И, Иеи с единичным входом второго триг- выход которого соединен с четвертым гера и является пятым входом блока, входом элемента И-ИЛИ, выход котопри этом в блоке единичный вход пер- рого соединен с первым входом эле вого триггера соединен с первым вхо- мента ИЛИ, выход которого соединен .- дом четвертого элемента И, выход ко- 15 с первым входом седьмого элемента И, торого соединен с нулевым входом пер- выход которого соединен со счетным вого триггера, выход которого соеди- входом счетчика микрокоманд, второй нен с первым входом пятого элемента вход элемента ИЛИ соединен с выходом

И и первым входом шестого элемента И, элемента НЕ, вход которого соединен второй вход которого соединен с пер- 20 .с пятым, щестым, седьмым, восьмым . вым выходом генератора импульсов, входами элемента И-ИЛИ и с седьмым второй выход которого соединен с вто- . выходом регистра микрокоманд,восьмой рым входом пятого элемента И, выход и девятый выходы которого соединены которого соединен с первыми входами с вторыми входами второго и третьевторого и третьего элементов И и вхо- 25; го элементов И соответственно, выход дом записи регистра микрокоманд, пя- шестого элемента И соединен с втотый выход которого соединен с вто- рым входом седьмого элемента И.

1288704

Впрограииную панях

К другим Aft

i288704

1288704

1288704

1 288704

Фиг.9

128870ч

1 288704 аха7юи рд rIï 29

Гт ЦП 6 ьпип о

Составитель С.Пестмал, Техред Л.Олейник Корректор М.Пожо

Редактор Н.Бабкова

Заказ 7810/48 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Лроизводственнб-полиграфическое предприятие, г.ужгород, ул,Проектная,4