Устройство оценки состояния дискретного канала

Устройство оценки состояния дискретного канала

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи. Цель изобретения - сокращение времени оценки состояния дискретного канала. Устрво содержит формирователь 1 последовательности ошибок, делитель 4 частоты, регистр 6 сдвига, шифратор 9. Вновь введены триггер 2, эл-т 3 задержки, делитель 5 частоты, блок эл-тов И 7, содержаш,ий эл-тов И, 2 -входовая матрица-анализатор 8 (г - число проверочных разрядов кода). Устройство реализует способ оценки состояния дискретного канала но последовательности пораженных подблоков на интервале наблюдения .и выбора такой длины кода, к-рая обеспечивает макс, эффективной скорости на этой последовательности. При этом при. равном числе пораженных подблоков в зависимости от порядка их следования могут выбираться разные длины кодов. 1 ил. ВхЛ (Л ND ОС 00 (X) |С ; 2 г%г

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1288921 (я) 4 Н 04 В 3 46 щ -,г:;".:,," : a q

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3954640/24-09 (22) 18.09.85 (46) 07.02.87. Бюл. № 5 (72) А. Ф. Крупецкий и Ю. М. Шуцкий (53) 681.518.136 (088.8) (56) Советов Б. Я., Стах В. М. Построение адаптивных систем передачи информации для автоматизированного управления.— Л.:

Энергоиздат, 1982, с. 48, рис. 12.

Элементы теории передачи дискретной информации./Под ред. Л. П. Пуртова.— M.:

Связь, 1972, с. 49, рис. 4.10. (54) УСТРОЙСТВО ОЦЕНКИ СОСТОЯНИЯ ДИСКРЕТНОГО КАНАЛА (57) Изобретение относится к электросвязи.

Цель изобретения — сокращение времени оценки состояния дискретного канала. УстрВх во содержит формирователь 1 последовательности ошибок, делитель 4 частоты, регистр 6 сдвига, шифратор 9. Вновь введены триггер 2, эл-т 3 задержки, делитель 5 частоты, блок эл-тов И 7, содержащий

2 эл-тов И, 2 -входовая матрица-анализатор 8 (r — число проверочных разрядов кода) . Устройство реализует способ оценки состояния дискретного канала по последовательности пораженных подблоков на интервале наблюдения .и выбора такой длины кода, к-рая обеспечивает макс. эффективной скорости на этой последовательности.

При этом при. равном числе пораженных подблоков в зависимости от порядка их следования могут выбираться разные длины кодов. 1 ил.

1288921

Формула изобретения

55!

Изобретение относится к электросвязи и может использоваться в системах nepenà÷è данных с решающей обратной связью с адаптивным кодированием передаваемой информации.

Цель изобретения — сокращение времени оценки состояния дискретного канала.

На чертеже представлена структурная электрическая схема устройства оценки состояния дискретного канала.

Предлагаемое устройство содержит формирователь 1 последовательности ошибок, триггер 2, элемент 3 задержки, первый 4 и второй 5 делители частоты, регистр 6 сдвига, блок 7 элементов И, содержащий

2 элементов И, 2 -входовую матрицуанализатор 8 и шифратор 9.

Устройство оценки состояния дискретного канала работает следующим образом.

В адаптивных системах передачи данных (СПД) в зависимости от состояния дискретного канала используется та система кодирования — декодирования, которая обеспечивает максимальное значение эффек-ивной скорости при определяемом устройством контроля СПД состоянии дискретного канала. Причем наибольшее распространение получают адаптивные СПД, в которых меняется длина используемого блочного (n, к)-кода при неизменной длине проверочной части кода (п-к) = const.

Конечной задачей устройства оценки состояния дискретного канала является принятие решения о выборе оптимальной по отношению к текущему состоянию дискретного канала связи, длины кода в адаптивной

СПД, в которой длина (и, к) -кода при п-к = const, изменяется в отношении 2, где i = 1, r — 1.

На первый вход устройства состояния дискретного канала из канала поступает тестовая последовательность символов. Второй вход устройства синхронизирован тактовой частотой. В результате суммирования по

mod 2 принятой тестовой последовательности с эталонной в формирователе 1 формируется последовательность ошйбок, в которой

«1» соответствует искажению принятого символа, а «О» — отсутствию ошибки. Последовательность ошибок поступает на вход установки триггера 2, следовательно, по появлению хотя бы одной ошибки триггер 2 устанавливается в «1» и сохраняет ее до сброса в исходное состояние «О». На выходе делителя 4 частоты с коэффициентом деления 1/п„,ин по прохождению и „„ тактов появляется импульс, который поступает на элемент 3 задержки, на делитель 5 частоты с коэффициентом деления 1/2 и на синхровход регистра сдвига, в котором в этот момент происходит запись содержимого триггера. По истечении времени, необходимого для записи, которое определяется элементом 3 задержки, импульс с выхода элемента 3 задержки поступает на вход установки триггера 2 в «0» и сбрасывает триггер 2 в исходное состояние.

Схема функционирует в соответствии с описанным алгоритмом до тех пор, пока не будут произведены 2 оценок на длине последовательности. Длина тестовой последовательности выбирается такой, чтобы на длине оценки состояния дискретного канала каждый из используемых кодов укладывался целое число раз, т. е. 1 = НОК (и;), где НОК вЂ” наименьшее общее кратное.

Это необходимо для того, чтобы реализовывалась возможность апостериорной оценки эффективной скорости каждого из выбранных кодов на длине 1. После этого по сигналу с выхода делителя 5 частоты значения оценок поступают через блок 7 элементов И в 2" входовую матрицу-анализатор

8, которая производит идентификацию состояния канала с одним из выбранных кодов и в позиционном коде по r-выходам выдает оценку на вход шифратора 9, который перекодирует оценку состояния канала из позиционного кода в двоичный и выдает

его на выход устройства.

Таким образом, данное устройство реализует способ оценки состояния дискретного канала по последовательности пораженных подблоков на интервале наблюдения и выбора такой длины кода, которая обеспечивает максимум эффективной скорости на этой последовательности. При этом при равном числе пораженных подблоков в зависимости от порядка их следования могут Bhlбираться разные длины кодов.

Устройство оценки состояния дискретного канала, содержащее формирователь последовательности ошибок, первый вход которого является входом устройства оценки состояния дискретного канала, первый делитель частоты, вход которого, являющийся синхронизирующим входом устройства оценки состояния дискретного канала, соединен с вторым входом формирователя последовательности ошибок, регистр сдвига и шифратор, отличающееся тем, что, с целью сокращения времени оценки состояния дискретного канала, введен триггер, выход которого подключен к входу регистра сдвига, первый вход соединен с выходом формирователя последовательности ошибок, элемент задержки, выход которого подключен к второму входу триггера, вход соединен с выходом первого делителя частоты и синхронизирующим входом регистра сдвига, второй делитель частоты, вход которого соединен с выходом первого делителя частоты, блок элементов И, содержащий 2 элементов И, где r число проверочных разрядов кода, первые входы каждого из которых соединены с соответствующим выходом регистра сдвига, а

1288921

Составитель Ш. Эвьян

Редактор А. Петров Техред И. Верес Корректор Т. Колб

Заказ 7824/59 Тираж 659 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 вторые входы соединены с выходом второго делителя частоты и 2 -входовая матрицаанализатор, каждый из входов которой соединен с выходом соответствую1цего элемен4 та И, а выходы подключены к соответствующим входам шифратора, выходы которого являются выходами устройства оценки состояния дискретного канала.