Устройство для решения дифференциальных уравнений по неявной схеме переменных направлений

Устройство для решения дифференциальных уравнений по неявной схеме переменных направлений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике, а именно к проблемно-ориентированным параллельным процессорам. Цель изобретения -увеличение быстродействия. Поставленная цель достигается тем, что устройство содержит матрицу размером K L арифметических блоков,блок синхронизации. 7 ил. I табл. ю о

СО1ОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3945821/24-24 (22) 28.06.85 (46) 15,02.87. Вюл, Р 6 (71) Вычислительный центр СО АН СССР (72) В.П.Ильин и Я.И.Фет (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 826360, кл. С 06 F 15/32, 1981.

Авторское свидетельство СССР

В 811272, кл. G 06 Р 15/32, 1981.

Авторское свидетельство СССР

У 742945, кл. G 06 F 15/32, 1980.

„.80„„3 290347 А 1 (50 4 G 06 F 15/32 (54) УСТРОЙСТВО ДЛЯ РЕ(ЧЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ ПО НЕЯВНОЙ

СХЕМЕ ПЕРЕМЕННЫХ НАПРАВЛЕНИЙ (57) Изобретение относится к цифровой вычислительной технике, а именно к проблемно-ориентированным параллельным процессорам. Цель изобретения -увеличение быстродействия.

Поставленная цель достигается тем, что устройство содержит матрицу размером К I, арифметических блоков, блок синхронизации. 7 ил. табл.

0347

1 129

Изобретение относится к цифровой вычислительной технике, а именно к проблемно-ориентированным параллельным процессорам.

Целью изобретения является повышение быстродействия.

На фиг. 1 приведена блок-схема устройства, на фиг. 2 — структурная схема арифметического блока, на фиг. 3 — функциональная схема коммутатора, на фиг. 4 — схема первого сумматора, на фиг ° 5 — схема второго сумматора; на фиг. 6 — схема третьего сумматора, на фиг. 7 — микропрограмма работы устройства, Устройство содержит блок синхронизации, выходы 2 результата устройства, матрицу 3 размером К " L apuAметических блоков 4, выход 5 блока

1 управления, информационные входы

6 устройства, при этом арифметический блок 4 содержит коммутатор 7, с первого по восемнадцатый сдвигающие регистры 8-25 соответственно с первого по третий сумматоры 26, 27, 28, с первого по четвертый элементы

И 29,7.1-29.Х.4. I-й группы (I=1..

m), пятый и шестой элементы И ?9.1.5, 29.1.6 первой группы, первый, второй и третий элементы И 29.m+1,1, 29,тп+1.3 (тп+1)-й группы, с первого по (тп+1)-й элементы ИЛИ 29.1-. 29,тп+1, с первого по седьмой элементы И 30, I.1-30.Y.7 (тп+1+У)-й группы, восьмой элемент И 30.1.8 (m+2)-й группы, с первого по четвертый элементы И 30, тп+1.1-30.m+1.4 2(тп+1)-й группы, с (m+2)-го по (2тп+1)-й элементы ИЛИ, 30.1-30,m с первого по четвертый элементы И 31.I.1-31.Х.4 2(тп+1)+7-й группы, пятый элемент И 31.1.5 (2m+

+3)-й группы, с первого по четвертый элементы И 31.m+1.1-31.m+

+1.4 3(тп+1)-й группы,с (2тп+3)-го по 3(тп+1)-й элементы ИЛИ 31.13l.m группы 32-45 информационных входов, информационные выходы 46-49,. группы входов 50-61 разрешения фаз решений, вход 62 синхронизации, группу 63 входов разрешения этапов редукции.

Группы 32, 33, 36, 37, 40 и 41 информационных входов имеют по К входов (R Г1од .Кl), группы 34, 35, 38, 39, 42 и 43 — по S входов (S=

=t1og 1.1), группа 44 — девять, а группа 45 — четыре входа. Группа 63 входов управления этапами редукции имеет Т входов (Т=макс(К,S)).

2

Коммутатор 7 (фиг, 3) состоит из четырех групп 64-67 логических элементов.

Группа 64 содержит пять элементов ИЛИ 68-72 и пять групп 73-77 элементов И. Группа 73 состоит из девяти элементов И, группы 74 и 75 иэ R элементов И каждая, а группы

76 и 77 — из S элементов И каждая.

Группа 73 содержит элементы И 73,—

73, группы ?4, 75, 76, 77 соответственно — элементы И 74,-74„, 75,—

75q, 76, -76 z, 77, -77 .

Группа 65 содержит пять элементов

ИЛИ 78-82 и пять групп 83-87 элементов И . Группа 83 состоит из четырех элементов И, группы 84 и 85 из R элементов И каждая, а группы

86 и 87 — из Б элементов И каждая.

Группа 83 содержит элементы И 83

834, группы 84, 85, 86, 87 соответственно — элементы И 84,-84„, 85,—

85„ 86, -86, 87, -87

Группа 66 содержит пять элементов ИЛИ 88-92 и пять групп 93-97 элементов И. Группа 93 состоит из четырех элементов И, группы 94 и

95 — из R элементов И каждая, а группа 96 и 97 — из S элементов И каждаяi Группа 93 содержит элементы

И 93, -93, группы 94-97 соответственно — элементы И 94,-94, 95, -95„, 96,-96, 97, -97

Группа 67 содержит пять элементов ИЛИ 98-102 и семь групп 103109 элементов И, которые состоят соответственно из пяти, трех, семи, трех, двух, восьми и двух элементов

И. Группа 103 содержит элементы И

103, -103, группа 104 — элементы

И 104, -104, группа 105 — элементы

И 105, -105, группа 106 — элементы

И 106 !06 группа 107 элементы

И 107, -!07, группа 108 — элементы

И 108, -108, группа 109 — элементы

И 109,-т09

Распределитель импульсов содержит регистр 1)0 кода операции, генератор

111 тактовых импульсов, дешифратор

112, узел 113 постоянной памяти, регистр 114 микрокоманд,первую группу выходов 115-126, тактовый выход

127, вторую группу выходов 128.

Работа устройства иллюстрируется таблицей.

При работе устройства происходит аппаратная реализация неявной схемы переменных направлений ПисманаРакфорда:

1290347

i=1 k, j=l I, 10

+<1".> ."2 «-<)".> u" +f } !

) i iá1 !i

1!

1!

>,б!<4, ((1) h+!(2 +

1-1,< (! <-! П 1+1 i (4> ц«б! «.ц

n=0,1,2, где и — номер итерации или, — для нестационарных задач, — номер временного шага; соответственно итерационный

<) параметр или временной шаг; (1) (2> <3> < q> И) <2>

14 !5 выражаются через коэффициенты исходных дифференциальных уравнений и краевых условий, а также через maru сетки.

И41>2

В устройстве вычисления и,. и

h+!

u" для каждой итерации выполня1j ются параллельно для всех значений (i,j) в соответствующих арифметических блоках матрицы. Каждая итерация состоит из двух стадий. Первая ста- 25 дия — вычисление й.">2, вторая — вычисление ul",."

Выполнение каждой стадии сводится к решению системы алгебраических уравнений с трехдиагональной матрицей:

-а х„,+Ь„х„с„х„,=g; k=1 M; (1)

К

На первой стадии системы (1) решаются для каждого 1, причем

На второй стадии система решает- 40 ся для каждого i причем (1)

К

1<\ !

41 К 45

Вычисления коэффициентов а, Ь с„, g для первой и второй стадий составляет соответственно фазы подготовки этих стадий. После фазы подготовки начинается фаза решения.

В устройстве системы линейных уравнении решаются методом четко-нечетной редукции без обратного хода.

В соответствии с этим методом на первой стадии выполняется R этапов ре55 дукции (R f log„Kl),. а на второй стадии S этапов (S-- Пog„I1).

Каждый этап редукции состоит из двух процедур: процедура I — приведение уравнений (i} к. виду .

««-) -<4<- !)

-а х +х -с х =д " "!

К К- К « К+< К

<С-<> -< (- ) -«-1) <«- ) < < ) r — номер этапа. процедура II — исключение неизвестных:

<<> (ю («>.

-a x +Ь х -с х =я

«2 " К К "+2 <4

<Ч> В-,); 1) .,"И 1 %-1) (< 1> -

-«<> -<«-1) <4<-1) <4<> --«< >> %È (2-1) -ф-1) -

Решением уравнений (1) является значение р, полученное на последнем

- этапе редукции: х„=р для первой стадии и х =g, " для второй стадии.

В устройстве все вычисления процедур I u II каждого этапа редукции производятся параллельно для всех значений К в соответствующих арифметических блоках матрицы.

При выполнении процедуры I значения Ь„=1/Ь„ вычисляются по итерационной формуле

-<,)>

Ь„= (2-Ь„) b„ где

-IIogtm, Ь =Ь, .

Указанные вычисления выполняются в устройстве следуюшим образом.

Перед началом решения задачи через вход 6 на входы 44 -44 группы

44 информационных входов (i j}-го арифметического блока 4 матрицы 3 подаются соответственно переменные

<1> (2> (3> <4! (i! <2! О

P ъР «Р 2Р 2ч 2С) f !au . Одновременно иэ блока 1 управления подается разрешающий сигнал на управляющие входы 59 всех арифметических блоков

4. После этих подготовительных действий, с выхода 127 импульсов синхронизации блока 1 управления на управляющие входы 62 всех арифметических блоков 4 подается серия из m импульсов сдвига. В результате в регистры

8-16 каждого арифметического блока записываются значения соответствуюП> <2> <3> <4> „<1! <2>

f. Ж,u °

А. Первая стадия, фаза подготовки. Состоит из трех операций.

А1 ° 1-я операция.

Во время 1-й операции в каждом арифметическом блоке 4 на сумматоре

26 вычисляется выражение зс„ -q, ко<%! торое записывается в регистр 17.

5 129034

Кроме того, во время l-й операции на регистр 23 принимается переменная

u"„„,, из соседнего верхнего арифметического блока и на сумматоре 27 ны(() числяется выражение f . .+p» u",, 5 которое записывается в регистр 19.

Во время выполнения всех операций первой стадии из блока 1 управления подается разрешающий сигнал на управляющий вход 54. Во время

1-й операции из блока 1 управления, кроме того, подается разрешающий сигнал на управляющий вход 50, Эти сигналы подготавливают к работе элементы И 29.1.5 и 29.m+1.2 группы 29

15 входных логических элементов сумматора 26, элементы И 30.7.1 (1=1,m), а также 30.ш+1.3 группы 30 входных логических элементов сумматора 27, элементы И 73, группы 64 логических элементов коммутатора 7 и эле- менты И 103З и 105, группы 67 логических элементов коммутатора 7.

Затем из блока 1 управления подается серия из 2m импульсов сдвига.

В результате выполняются следующие действия.

На 1-й вход сумматора 26 через элемент И 29.1.5 поступает последовательно поразрядно содержимое регистра 15 (g ). Одновременно на (m+I)-й вход сумматора 26 через элемент И 29.m+1.2 поступают (в обратном коде)соответствующие разряды со(7,) держимого регистра 13 (q„. ), на выходе сумматора 26 вырабатывается (последовательно поразрядно) разность М„-q„., которая записывается (Ф) н регистр 17 через элемент И 103

На вход регистра 23 через элемент 40

И 73 принимается: (последовательно поразрядно) значение переменной ((u«j-, с выхода 50 соседнего верхнего (" арифметического блока. С первого импульса серии сдвиговых импульсон 45 сумматор 27 начинает вырабатывать произведение содержимых регистра

23 (u,"„„. ) и регистра 9 (р, ). Начиная с (m+1)-го и до 2m-ro импульса сдвига из блока l управления подается разрешающий сигнал на управляющий вход 61, который поступает на третий вход элемента И 30.m+1.3 группы 30. Вследствие этого íà (m+

+1)-й вход сумматора 27 через эле мент И 30.m+1.3 начинает поступать (последовательно поразрядно) содержимое регистра 14 (f„, ), которое суммируется с вычисляемыми в этих тактах старшими разрядами произве(Т) к дения р u . . На выходе сумматора

« кj-(27 формируется выражение f . .+p u ". к) которое записывается н регистр 19.

А2. 2-я операция.

Во время 2-й операции в каждом арифметическом блоке 4 на сумматоре

26 вычисляется выражение (х -q )u ) кт которое записынается н регистр 17 °

Кроме того, во время 2-й операции на регистр 23 принимается переменная u ". из соседнего нижнего арифк,jФ! метнческого блока и на сумматоре 27 («) к вычисляется выражение f +p .u ". + (() («j «4 К )

+р . u ., которое записывается в к,т((к регистр 1 9 .

Во время 2-й операции и з блока 1 управления подается р аз р ешающий си гнал на управляющий вход 5 1 . В ре зультате поцготанлнв аютс я к работе эл ементы И 2 9 . I . 1 (7.= 1,т))) г руппы 2 9 входных логических элементов сумматора 26, элементы И 3 0 . 1 . 2 (I = I тп), а также 30 .тп+ 1 . 1 группы 3 0 входных логических элементов сумматора 2 7, элемент И 7 3 группы 6 4 логических элементов коммутатора 7 и элементы

1 03 4 и 1 05 группы 6 7 логических элементов коммутатора 7 . (1

Затем подается серия из 2т импульсов сдвига, В результате сумматор 26 вырабатывает произведение (( содержимых регистра 16 (u„„ ) )4 регистра !7, в котором по окончании

I-й операции находится величина (Х -q ). Это произведение записываг ется н регистр 17 через элемент и 1034 °

На вход регистра 23 через элемент

И 73 принимается (последонательно

4 поразрядно) значение переменной

u". с выхода 49 соседнего нижнего к,j«) арифметического блока. Сумматор 27 вырабатывает произведение содержимых регистра 23 (u"„ „ ) и регистра

11 (р„ (). Начиная с (m+1)-го и до кj

2m-го импульса сдвига подается сигнал на управляющий вход 61, который отпирает элемент И 30.m+1.1. На (m+1)-й вход сумматора 27 начинает поступать содержимое регистра 19, в котором по окончании 1-й операции (к) (() находится величина f„, +р . u„„,. На выходе сумматора 27 формируется выэаписывается н регистр 19 через элемент И 105

АЗ. 3-я операция, 1290347

Во время 3-й операции в каждом арифметическом блоке 4 на сумматоре

27 вычисляется значение g, которое к записывается в регистр 20 ° Одновременно.на сумматоре 28 вычисляется 5 значение коэффициента b =q „". + х„, которое записывается в регистр 18.

Кроме того, во время 3-й операции в регистры 17 и 19 переписываются из регистров 8 и 10 соответственно значения коэффициентов р . и р ., кото(1) <3) рые равны начальным значениям а

« и ск °

Для выполнения укаэанных действий во время 3-й операции на управляющий вход 57 подается разрешающий сигнал, который подготавливает элементы И 30.1.8 и 30.m+1,2 группы

30, элементы И 31.1.5 и Зl.m+1 1 группы 31 и элементы И 103, 104, 20

105 и 106з группы 67.

Затем подается серия из m импульсов сдвига. В результате на 1-й вход сумматора 27 через элемент И

30,1.8 поступает содержимое регистра 17, в котором по окончании 2-й операции находится значение (a(. „q ), Одновременно на (в+1)-й вход кj сумматора 27 через элемент И 30.m

+l.2 поступает содержимое регист- 30 ра 19, в котором по окончании 2-й операции находится значение f„j +

+р u . +р(u" .. Все остальные к ° )< «j « i« входы сумматора 27 заперты. На выходе сумматора 27 вырабатывается значение g„, которое записывается в регистр 20 через элемент И 106 .

На l-й вход сумматора 28 через элемент 31.1.5 поступает содержимое регистра 15 (2e„), à íà (m+1)-й 40 вход этого сумматора через элемент

И Зl.m+1.1 содержимое регистра 12 (q „ „ ). На выходе сумматора 28 вырабатывается значение Ь„, которое записывается в регистр 18 через эле- 45 мент И 104, . В то же время содержимое регистров 8 и 10 (р". и р ) переписывается через элементы И

103 и 105 в регистры 17 и 19 соответственно.

Б1 . Перв ая стадия, фаза -решения.

Выполняется R этапов редукции.

r-й этап редукции (r=l R) состоит из двух процедур.

Б1 Процедура 1 состоит и <0+1) 55 операций (Р=11.og>m)). Первые D опе- . раций служат для вычисления величйны b„ =l/Ь, . Во время <1-й операции процедуры 1 (d--l,D) на сумматоре 26 вычисляется значение (2-Ь„ ), ко(<(-<) торое записывается в регистр 23.

По мере вычисления этой величины ее разряды подаются на первые входы элементов И 31 ° T.) группы 31 входных логических элементсз сумматора

28. Одновременно на вторые входы этих элементов подаются значения соответствующих разрядов величины (cI - < )

Ь, с регистра 18. В результате на выходе сумматора 28 формируется

- ().<) — (,1.„ произведение (2-Ь„ )Ь„, которое представляет собой очередное приближение величины b„. После D-й операции .процедуры 1 точное значение (Ь. =l/Ь ) находится в регистре 18.

Во время (D+1) операции первой процедуры одновременно вычисляются значения а„=а„Ь„, с,=с„Ь„ и р =p„b„ .

Для этого содержимое регистров 17 (а,), 19 (с„) и 20 (g„) с помощью сумматоров 26, 27 и 28 умножаются . на общий множитель — содержимое регистра 18 (Ь„ ). Соответствующие входные элементы И групп 29; 30 и 31 подготавливаются сигналом на управляющем входе 58, который блок

1 управления вырабатывает во время (Р+1)-й операции процедуры 1 каждо- . го этапа редукции.

Б2. Процедура II — исключение неизвестных — состоит из двух операций.

Во время l-й операции процедуры

II на сумматоре 26 вычисляется зна- п -<) -(2-<) чение а =а „а„,, которое записывается в регистр 17. Одновременно на сумматоре 27 вычисляется вспомога- (E - <1 -(1 - < ) тельная величина Ь =1+а, с „, которая записывается в регистр 19, а на сумматоре 28 — вспомогательная

Во время 2-й операции процедуры

II на сумматоре 26 вычисляется зна(ъ4 -(й-1) (Ъ 1) чение с„-с„ с„„, которое записывается в регистр 19 на сумматоре 27

-(< -1) -<3.- <) значение Ь„ =Ь +с„ а, которое записывается в регистр 18, а на сумматоре 28 — значение g =g +p )с„ которое записывается в регистр 20.

Соответствующие входы элементов

И групп 29, 30 и 31 подготавливаются сигналами на управляющих входах

52 (для 1-й операции) и 53 (для 2-й операции). Кроме того, блок 1 управления при выполнении r-ro этапа редукции подает разрешающий сигнал на r-й вход. группы 63 входов управ1290347

35

1. Вторая стадия, фаза решения.

Выполняется S этапов редукции. S --й этап редукции (8=1,S) аналогиченг-му этапу редукции фазы Решения 45 первой стадии. Отличие состоит в том, что во время выполнения процедуры II вместо групп 74, 75, 84, 85, 94, 95 логических элементов коммутатора 7 работают группы 76, 77, 86, 87, 96, 97 соответственно. В результате на регистры 23, 24, 25 (i,j)-ro арифметического блока поступают необходимые для второй стадии значе-, 48, 49 (i,j-2" )-го арифметического блока (для 1-й операции процеду" с ры ?1) и значения а„„, с„„, g» с выходов 47, 48, 49 (i,j+2 )-го ления этапами редукции. В результате через соответствующие логические элементы групп 74, 75, 84, 85, 94, 95 коммутатора 7 на регистры. 23, 24, 25 (i,j)-го арифметического блока .по- 5

-(t u ступают необходимые значения а... с „",, g "" с выходов 47, 48, 49 (i-2, j)-го арифметического блока (для 1-й операции) и значения а»„, с„,, g„,1 с выходов 47, 48, 49 (i+2", j)-ro 10 арифметического блока (для 2-й операции).

По окончании последнего, R-ro этапа редукции в регистре 20 находится результат вычислений первой ста- 15 дии — промежуточное значение сеточной функции х р . Заключительной

» » операцией первой стадии является пересылка этой переменной в регистр

16, предназначенный для хранения текущих значений сеточной функции.

В, Вторая стадия, фаза подготовки. Состоит из трех операций, анало-. гичных операциям Al, А2, А3 первой стадии. Отличие состоит в том, что в 1-й операции, вместо переменных (I l (tl

q р„,, и, используются соответ?-й операции вместо переменных р".

11 «i

u»,„ используются соответственно пе- 30 3) »+111 ременные р, и в 3-й операции вместо переменных ц "., р(.), р " ис» » «к) пользуются соответственно перемен»i i» к

Подача указанных переменных и подготовка всех необходимых элементов И обеспечивается тем, что блок

1 управления подает разрешающий сигнал вместо управляющего входа

54 на управляющий вход 55. 40

I арифметического блока (для процедуры Z1.).

По окончании последнего S-го этапа редукции второй стадии в регистре

20 находится результат вычислений данной итерации — новое значение сеточной функции х =р ", Заключи» тельной операцией, аналогичной заключительной операции первой стадии является пересылка этой переменной в регистр 16, где хранится u",". Во время этой пересылки производится проверка условия окончания итерационного процесса (u", -u,, I

При выполнении любой операции на входы синхронизации регистров 8-25 подаются с выхода 127 импульсов синхронизации блока 1 управления стандартные серии из ш или 2m (в зависимости от конкретной операции) импульсов сдвига.

Если на управляющих входах 5062 любого из арифметических блоков

4 отсутствуют разрешающие сигналы, то при этом во всех сдвигающих регистрах за счет циклических связей происходит простая регенерация и содержимое этих регистров не изменяется.

ЕсЯи на каких-либо управляющих входах арифметического блока 4 имеются разрешающие сигналы, то открываются соответствующие элементы И, соединяющие входы некоторых сдвигающих регистров (содержащих аргументы выполняемых операций) с необходимыми входами сумматоров или коммутатора, а также элемент И, соединяющий выход сумматора или коммутатора со входом сдвигающего регистра, предназначенного для хранения результата данной операции. При таких соединениях в процессе сдвига на тп или 2ш разрядов содержимое выбранных сдвигающих. регистров (аргументы) поступает последовательно поразрядно на входы обрабатывающего блока „ а результат обработки с. выхода этого блока записывается последова- тельно поразрядно в сдвигающий регистр, предназначенный для хранения результата, замещая его прежнее содержимое.

Формула изобретения

Устройство для решения дифференциальных уравнений по неявной схеме переменных направлений, содержащее формационные входы (S= I,..., S, S=

=I log Ь11) четвертой и . пятой групп информационных входов арифметического блока i-го столбца j-й строки матрицы подключены соответственно ко второму выходу арифметического

1- блока (i-2 )-ro столбца j-й строки матрицы и ко второму выходу арифметического блока (i+2 )-го столбца

j-й строки матрицы, S-e информационные входы восьмой и девятой групп информационных входов арифметического блока i-го столбца j é строки подключены соответственно к третьему виходу арифметического блока

Ч-с (i-2 )-го столбца j-й строки матрицы и к третьему выходу арифмети° а-1 ческого блока (i+2 )-го столбца j-й строки матрицы, S-e информационные входи двенадцатой и тринадцатой групп информационных входов арифметического блока i-го столбца j-й строки матрицы подключены соответственно к четвертому выходу арифмеЕ-1 тического блока (i-2 )-го столбца

j-й строки матрицы и к четвертому выходу арифметического блока (i+

+2 )-го столбца j-й строки матрицы, с первого по девятый информационные входы четырнадцатой группы .каждого арифметического блока подключены к группам входов начальных значений устройства, при этом в каждый арифметический блок введены второй сумматор, третий сумматор, с пятого по восемнадцатый сдвигающие регистры, с первой по 3(m+1)-ю группы элементов И (где в — разрядность переменных), с первого по 3(m+I)-й элементы ИЛИ, коммутатор, информационные входы групп с первой по четырнадцатую арифметического блока подключены к информационным входам соответственно групп с первой по четырнадцатую коммутатора, группа входов разрешения этапов редукции арифметического блока подключена к первой группе управляющих входов коммутатора, группа входов разрешения фаэ решений арифметического блока подключена ко второй группе управляющих входов коммутатора, син:хровход арифметического блока подключен к тактовым входам всех сдвигающих регистров, выходы с первого по восемнадцатый коммутатора подключены к информационным входам первых разрядов сдвигающих регистров соответственно с первого по восемнадцатый, 11 1290347 12 матрицу размером К Ь арифметических блоков и блок синхронизации, информационные входы с первого по четвертый первой группы информационных входов арифметического блока i-го столбца j-й строки матрицы (i=2,..., К-I, j 2, Ь-1) подключены соответственно к,первым выходам арифметического блока (i-I)-ro столбца j é строки матрицы, арифметического бло- 10 ка (i+1)-ro столбца j-й строки матрицы, арифметического блока i-ro столбца (j-1)-й строки матрицы, арифметического блока i-го столбца (j+1)-й строки матрицы, группа вхо- f5 дов разрешения фаз решений каждого арифметического блока матрицы подключена к первой группе выходов блока синхронизации, группа входов разрешения этапов редукции каждого ариф- 20 метического блока матрицы подключена ко второй группе выходов блока синхронизации, тактовый выход блока синхронизации подключен к синхровходам всех арифметических блоков матрицы, вход задания режима устройства подключен ко входу блока синхронизации, причем каждый арифметический блок содержит первый сумматор и регистр сдвига с первого по четвертый 30 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, r-e информационные входы (r=l К, R=Ilog K1) второй и третьей групп информационных входов

35 арифметического блока i-го столбца

1-й строки матрицы подключены ко второму выходу арифметического блока

М-з (i-2 )-ro столбца j-й строки матрицы и ко второму выходу арифметическо- 40 р- е

ro блока (i+2 )-ro столбца j-й строки матрицы, r-e информационные входы шестой и седьмой групп информационных входов арифметического. блока

i-ro столбца j é строки матрицы под- 45 ключены к третьим выходам арифметического блока (i-2 )-ro столбца

1-й строки матрицы и к третьим выходам арифметического блока (i+ .- 1

+2 )-го столбца j-й строки матри- 50 цы, r-е информационные входы десятой и одиннадцатой групп информационных входов арифметического блока

i-го столбца j-й строки матрицы подключены соответственно к четвертым выходам арифметического блока (i-? )-ro столбца 1-й строки матриць1 ч-1 и арифметического блока (i+2 )-го столбца j-й строки матрицы, S-å ин1290347

14 первые входы первого, второго, тре" тьего и четвертого элементов И P-й группы (11,...,m) подключены к выходам I-x разрядов соответственно, девятого, одиннадцатого, шестнадцатого и семнадцатого сдвигающих регистров, вторые входы первого, второго, третьего и четвертого элементов И т,-й группы подключены соответственно к первому, второму, третьему и 10 четвертому входам разрешения группы фаз решений арифметического блока, третьи входы первого, второго и третьего элементов И 2-й группы подключены к выходу k-го разряда деся- 15 того сдвигающего регистра, третий вход четвертого элемента И 3-й группы подключен к выходу E-ro разряда двенадцатого сдвигающего регистра, первые входы пятого и шестого элемен- 20 тов И первой группы подключены к выходам m-x разрядов соответственно восьмого и семнадцатого сдвит ающих регистров, вторые входы пятого и шестого элементов И первой группы под-. 25 ключены соответственно к пятому и шестому входам разрешения группы фаз решения арифметического блока, первые входы первого, второго и третьего элементов И (ш+1)-й группы 30 подключены к инверсным выходам ш-ro разряда соответственно пятого, шестого и одиннадцатого сдвигающих регистров, вторые входы первого, второго и третьего элементов И (m+

+1)-й группы подключены соответственно к седьмому, восьмому и шестому входам разрешения группы фаз решения арифметического блока, третьи входы первого и второго элементов И (m+ 40

+1)-й группы подключены к пятому входу разрешения группы фаз решения арифметического блока, выходы элементов И i-й группы (i=1,... m+1) подключены ко входам i-го элемента 45

ИЛИ, выходы элементов ИЛИ с первого по (m+1)-й подключены к одноименным информационным входам первого сумматора, первые входы первого, второго, третьего, четвертбго и седьмого элементов И (тп+1+1)-й группы подключены к выходу I-го разряда шестнад-. цатого сдвигающего регистра, первые входы пятого и шестого элементов И (тп+1+1)-й группы подключены к выхо55 дам I-x разрядов соответственно двенадцатого и семнадцатого сдвигающих регистров, вторые входы элементов

И с первого по шестой (я+1+I)-й группы подключены к выходам I-x разрядов соответственно второго, четвертого, первого, третьего, одиннадцатого и десятого сдвигающих регистров, третьи входы первого и второго элементов И (ш+1+1)-й группы подключены к седьмому входу разрешения группы фаз решений арифметического блока, третьи входы третьего и четвертого элементов И (m+1+I)-й группы подключены к восьмому входу разрешения группы фаз решений арифметического блока, третьи входы пятого и шестого элементов И (m+1+I)-й группы подключены соответственно ко второму и третьему входам разрешения группы фаз решений арифметического блока, четвертые входы пер-. вого и третьего элементов И (ш+1+

+I)-й группы подключены к пятому входу разрешения группы фаз решений арифметического блока, четвертые входы второго и четвертого элементов И (m+1+I)-й группы подключены к первому входу разрешения группы фаз решений арифметического блока, второй вход седьмого элемента И (m+

+1+I)-й группы подключен к выходу

I-го разряда двенадцатого сдвигаю1 щего регистра, первый вход BocbMO

ro элемента И (m+2)-й группы подключен к выходу m-го разряда десятого сдвигающего регистра, третий вход седьмого элемента И (m+2)-й группы н второй вход восьмого элемента И (m+2) é группы подключены соответственно к четвертому и девятому входам разрешения группы фаз решения арифметического блока,первые входы первого и второго элементов И 2(я+1)-й группы подключены к выходу m-го разряда двенадцатого сдвигающего регистра, первые входы третьего и четвертого элементов И

2(в+1)-й группы подключены к выходам m-го разряда соответственно седьмого и одиннадцатого сдвигающих регистров, вторые входы с первого по четвертый элементов И 2(я+1)-й группы подключены соответственно к первому„ девятому, пятому и четвертому входам разрешения группы фаз решений арифметического блока, третьи входы первого, третьего и четвертого элементов И 2(m+1)-й группы подключены к десятому входу разрешения группы фаз решений арифметического блока, выходы элементов И (m+1+I)".é группы подключены ко вхо15 12 дам (m+1+I)-го элемента ИЛИ, выходы элементов ИЛИ с (m+2)-ro по 2(m+

+l)-É подключены к одноименным входам второго сумматора, первые входы первого и второго элементов И

1 2(m+1)+I)-й группы подключены к выходам I-x разрядов соответственно шестнадцатого и тринадцатого сдвигающих регистров, первые входы третьего и четвертого элементов И (2(тп+1)+1)"й группы подключены к выходу I-ro разряда восемнадцатого сдвигающего регистра, вторые входы первого и второго элементов И (2(m+

+1)+I) -й группы подключены к выходу

I-го разряда одиннадцатого сдвигаю,щего регистра, вторые входы третьего и четвертого элементов И т 2(в+1)+

+Х)-й группы подключены к выходам

I-х разрядов соответственно десятого и двенадцатого сдвигающих регистров, третьи входы элементов И с первого по четвертый 2(ш+1)+Т-й группы подключены соответственно к шестому, .второму, третьему и четвертому входам разрешения группы фаз решений арифметического блока, первый вход пятого элемента И (2m+3)-й группы подключен к выходу m-ro разряда восьмого сдвигающего регистра, второй вход пятого элемента И (2m+3)-й группы подключен к девятому входу разрешения .группы фаз решений арифметического блока, первые входы первого и второго элементов И 3(m+1)-й группы подключены к выходам m-го разряда соответственно пятого и шестого сдвигающих регистров, первые входы третьего и четвертого элементов И 3(m+1)-й группы подключены к выходу тп-го разряда тринадцатого сдви90347 16 гающего регистра, вторые входы первого и второго элементов И 3(m+ 1)-й группы подключены к девятому входу разрешения группы фаз решений арифметического блока, вторые входы третьего и четвертого элементов И 3(m+

+1)-й группы подключены соответственно к третьему и четвертому входам разрешения группы фаз решений ариф10 метического блока, третьи входы первого и второго элементов И 3(m+1) — и группы подключены соответственно к восьмому и седьмому входам разрешения группы фаз решений арифмети15 ческого блока, третьи входы третьего и четвертого элементов И 3(m+1)-й группы подключены к десятому входу разрешения группы фаз решений арифметического блока, выходы элементов

20 И 2(m+I)+I-v, группы подключены ко входам 2(тп+1)+Х-ro элемента ИЛИ,выходы элементов ИЛИ с (2тп+3)-го по

3(тп+1)-й подключены к одноименным входам третьего сумматора, выход

25 первого сумматора подключен к третьему выходу арифметического блока и к первому информационному входу пятнадцатой группы информационных входов коммутатора, выход второго сумматора

30 подключен к четвертому выходу арифметического блока и ко второму инфор-. мационному входу пятнадцатой группы информационных входов коммутатора, выход третьего сумматора подключен

35 к первому выходу арифметического блока и к третьему информационному входу пятнадцатой группы информационных входов коммутатора, выход младшего разряда девятого сдвигаю4р щего регистра подключен ко второму .выходу арифметического блока.

1290347

I 2 3 4 5 6

50 51 52 53 54 55

О

° ° Ф

0 а

Й о

0 я !

Ф °

0 ф а

° °

0 О

I О 0 1 0 0 О О О

° °

° Ф

° р

Ф °

О 0

° °

° °

О 1 О

° °

° °

I О

0 О О

О 1 О О О I

О 0 к к о

I о

C щ о ф

T В 9 10 II 12 13 14..., 14, °, 14 ... 14

lIS II6 117 l)8 119 120 121 122 123 124 )25 126 127 128...,128,, ° 128 ;,.128

56 57 58 59 60 61 62 63 ... 63 .;, 63 ... 63

0 О О 0 0 0 О 0 0 l 0 0 l О

0 0 0 0 0 О 0 0 0 I 0 0 1 О

0 0 О .0 О 0 0 О 0 l 0 О I 0

Ф

1 0 0 0- 1,0 0 0 0 О О О l О

I 0 0 О ) О 0 0 0 0 0 0 ) 0

0 0 0 I 0 0 0 0 0 0 0 I 0

l 0 0 0 I 0 0 0 0 0 0 l 1 0

I 0 0 0 I 0 О 0 0 О О l 1 0 0

0 1 0 0 1. О О О О 0 0 0 .1 0

0 l 0 0 1 О 0 0 0 0 0 4) 1 0 0

0 I О 0 I О Ф О О О О 1 1 О О

0 О О О I О О 0 О О 1 I О О 0 О

0 О О 0 О О 1 0 О О I I О

))оноре столб" лов ннкропрограюпм)) иат рипы 1)Э

Соответс твувщие вмходм блоке ynpasneних 1

Соответствую щие улравляищие входы ери4е етнческого блока 4

19

1290347

Продолжение таблицы

2 3 4 5 6 7 8 9 10.11 12 !3 14„° 14 ... !47« ° . 14

115 116 I)7 )18 119 120 121 122 123 124 12S 126 127 !28 ...128 ...128;..12

50 51 52 53 54 SS 56 57 58 59 60 61 62 63 ... 63 ... 63 ., ° 63

I О

1 0

1 О О я

«I о б °

««

О

О О О О 1 I О 1 О

О О О 1 О

О

1 О 1 . О О

) О

I О

О О

О

О 0 О I О 1 О О б! ° ° б б« а

4I

И о

° °

О

О О I 1 О

О О 0 l О О О I

О О I 1 О

О О О О I О О 0 1

О О 1 1 0

О О 1 I О

О О 0 ) О О О 1

О О 1 О I О 0. О О

О О 1 О .I О О О О

О О l О о

° °

° °

° °

1 О

l О

О О О I I О 0 О О

О О О I- О О О О

О О l 1 О

О О l 1 О 1 О б °

° °

° ° а

O б °

° °

° °

0 О I 1 О

О 0 0 ) О О 0 О

° °

° °

«!

Э и о а

И м

«-б

Э и о

I«

«л

«« и

I «« н а

«I

В о

О О О О 1 0 1 О О 0 0 1 О

О О О О О О О О б

0 О 1 О

0 О 1 . I О

О О О I О 1 О О О 0 1 I О

0 1 0. I 0 О О 0 О 0 1 1 0

I О

1 О

l О

l О

I О

Номера столЬцов мнхропрогреммно)) метрицы 113

Соответс твумцне выходы блохе улрввлення I

Соответствувние улревлямние входы врифметичесхого блохе 4

1290347

22

ПРоцолжение табли !ы

2 3 4 5 6 7 В 9 10 l 12 13 14 ... 14, ° ° 14 ... 14

lI5 116 !)7 It8 119 120 12t !22 123 124 125 126 127 I28 .. ° 128 ...128 ;..12

50 51 52 53 54 55 56 57 58 59 60 61 62 63,. ° 63 ... 63 ... 63

О l 1

I 0 0

О О О О О О 0 О

О 0

О 0

О О О

1 О О

1 О О

° ° с °

В

° °

1 0 О

О О 1

1 О О О 0 I О О О

О О

О О

О 1 О О О 1 О О О О О О ) 0 О, О О

О О 0

О 1 0 О О О О О

I О О

0 0

О I О О О 1 О О О О О I 1 О О О О

0 1 0 О О 1 О О О О О 1 1 0 О, О

° °

I Ь

0 О О О 1 1 D,. О

О О О О

О О О О О О О О 0 t 1 0 О

О 0 0 О О О О 1 1 l О О

О О I 0 О О О О О I О О

О О 1 0 О О О О О 1 О О

1 О О 0 О 1 0 О О О 0 О 1 И О

I О О О О 1 О О О О 0 1 .I 0 0

О О О О ) О О О О О 1 1 0 0

О 1 О О О 1 О О О О О О 1 0 0

О О

О ° О

О О

О О

О О

0 0

Иомера столбцов микропрограммной матриин 113

Соответствующие вмкоды блока управления 1

Соответствующие управляюwe влолм арифметическпго блока 4! !

x { л

Я

З5

Зб

3?

З8

ЗЫ

Н

92

ЧУ

Ф5

%41 Ж

1 2903Й7

2 Фд

6 ч

1290347

\ Ъ р

Я ц е Q

, ф» Ф

1 290347

1 290347

Составитель В.Смирнов

Техред Л.Сердокова

Редактор Ю.Петрушко:

Корректор Л. Патай

Заказ 7904/48 Тираж б73

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, 6-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г„ Ужгород, ул. Проектная, 4