Устройство для быстрого преобразования фурье

Устройство для быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при реализации алгоритмов спектрального анализа на специализированных ЭВМ. Целью изобретения явля-. ется увеличение быстродействия и точности . Поставленная цель достигается за счет того, что устройство содержит J арифметических блоков 2 - 2 , ) блоков 1 - 1 определения вычетов и ) блоков 3, 3 р памяти коэффициентов

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3885242/24-24 (22) 17.04.85 (46) 15.02.87. Бюл. 9 6 (71) Марийский политехнический институт им. А.M.Ãîðüêîãî (72) Е.К.Лебедев и В.Ю.Лапий (53) 681.32(088.8) (56) Авторское свидетельство СССР

Ф 480079, кл. G 06 F 15/332, 1975.

Авторское свидетельство СССР

У 660057, кл. G 06 F 15/332, 1979. (54) УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислительной технике и может быть использовано при реализации алгоритмов спектральíîro анализа на специализированных ЭВМ. Целью изобретения явля„„SU„„1290350 А 1 ется увеличение быстродействия и точности. Поставленная цель достигается эа счет того, что устройство содержит арифметических блоков 2, — 2>, ) блоков 1 — 1 определения вычетов и

t блоков 3, — 3 памяти коэффициентов (4 — число каналов), синхронизатор 5 и блок 4 восстановления результата.

При этом блок определения вычетов содержит узел постоянной памяти, распределитель импульсов и восемь элементов

И. Блок восстановления результата содержит четыре регистра и четыре формирователя кода, каждый иэ которых включает в себя три узла постоянной памяти, шесть регистров, пять сумматоров, два регистра константы, два элемента НЕ, четыре элемента И.

1290350 зовано при реализации алгоритмов спектрального анализа на специализированных ЭВМ. 5

Целью изобретения является увеличение быстродействия и точности.

На фиг.1 показана блок"схема устройства; на фиг.2 — схема блока определения вычетов и арифметического блока; на фиг.3 — схема операционно го блока; на фиг.4 — схема блока восстановления результата; на фиг.5 и

6 — временные диаграммы работы устройства.

Устройство (фиг.l) содержит блоки

1- 1 — l- > определения вычетов, арифметические блоки 2-1 — 2-), блоки памяти коэффициентов 3-1 — 3-1, блок 4 восстановления результата, синхронизатор 5.

Блок определения вычетов (фиг.2) содержит узел 6 постоянной памяти, распределитель 7 импульсов, элементы И 8-1-8-8.

Арифметический блок (фиг.2) содержит элементы ИЛИ 9-1 — 9-8 и узлы

10-1 — 10-8 памяти, объединенные в узлы 11-1, 11-2 хранения. информации, элементы И 12-1, 12-2, 13-1, 13-2, элементы ИЛИ 14-1, 14-2, регистры

15-1 и 15-2, операционные узлы 16-1 и 16-2.

Операционный узел (фиг.3} со- 35 . держит узлы 17-1 — 17-2 постоянной памяти, регистры 18-1 — 18-4, элементы И 19-1, 19-2, 20-1, 20-2, элементы ИЛИ 21 — 1, 21-2, элементы И 22-1, 22-2, 23-1, 23-2, элементы ИЛИ 24-1, 40

24-2, элементы И 25- 1, 25-2, 2б-l, 26-2.

45 R =- log (1+0 5/E,); OcE,сс 1

Кк * 0,5(log log N, — log ò6

log с ); 0 c Ecc

К == R, =Р„/6.

Основное соотношение для опреде50 ления числа каналов / и Р имеет вид log Р » log И+К +R -1.

Пусть ) =6. Если выбрана система счисления Р, 31;Р = 29;P =28;P.=27;Р =

25; Р =23, то Я =390795300 и обес55 печивается D, =60 дБ (К; 10); R =8, Если выбрана система Р =63; Р "То

Р= 40978178010 и при R,=10; К- =8;

Изобретение относится к вычислительной технике и может быть испольБлок восстановления результата (фиг.3) содержит узлы 27-1 — 27-3 постоянной памяти, регистры 28-1 — 28-4 регистр 29 константы, сумматоры 30 и

31, операционные узлы 32-1, 32-2, каждый из которых включает в себя сумматоры 30 и 31, элемент НЕ 33,элементы И 34 и 35, регистр 36. Кроме того, в состав блока входит сумматор

37, регистр 38 константы, регистры

39-1 39-4.При этом совокупность перечисленных вьппе узлов блока, кроме регистров 39-1 — 39-4, представляет собой формирователь кода, котоРых в составе блока восстановления четыре (4-1-4-4).

Устройство БПФ в отличие от прототипа работает в непозиционной системе остаточных классов (СОК). Все исходные числа представляются в СОК целыми и положительными. Непозиционные системы счисления характеризуются отсутствием межразрядных связей, которые усложняют аппаратуру и ограничивают ее быстродействие. В СОК целые числа представляют в классе вычетов по модулям выбранной системы взаимно простых оснований P,, ..P,,......,,P

1» 2 Ь ...,Pl, поэтому все рациональные операции выполняются независимо и параллельно над числами каждого s-го разряда. При этом, если исходные числа х(ЕТ)представлены К, разрядами, то они разбиваются на ) К вЂ, разрядных частей R =)log 2Р (, так что

К < R и числа s-го разряда

S х f kT 3 = (x(kT)> Р5 ю где )yf — наибольшее целое, не превосходяшее (.> Р— операция вычета по модулю

Р

Диапазон представления чисел в СОК равен j =П Р .,При этом, если D

6-1 максимально возможный результат вычисления по реализуемому алгоритму, то выполняется условие P > D . Диапазон D для БПФ определяется разрядностью входных чисел R = D /6, где

D, — диапазон изменения входного сигнала, дБ; .разрядностью весовых коэффициентов R ; значащим количеством отсчетов N, =N/2.

Величина R выбирается исходя лит бо из точности дискретизации Е„, либо из заданного отношения среднеквадратичного значения (СКЗ) ошибки к

СКЗ сигнала Е, верхней границей является значение К =К,:

1290350

Р, = 650447270)

Р = 660938355;

Рз = 67177341.0;

Р4 = 694545390;

Р = 745057782;

P = 773173170;

G, =28619679880;

С =13879705455;

С =18137882070;

С =14585453190;

С =5960462256;

С,=773173170.

8, =53;

8 =Э;

=52) б, =45, 5=7ф

S,=I;

Р, =63;

P =62

P =61 з

P =59

P =55

Р =53;

m =44 э ш =21

t ш =27

m =21

Э ш =8

Э ш

Тогда восстановленное число А

С +s Gs>p p где э

5=1 позиционной системы (остатки вычислений в s-è канале) .

Следует также подчеркнуть, что за ноль в СОК принимаются числа, равные

P/2. Все отрицательные числа (-х) в

СОК равны (Р/2-х), а положительные (+х) равны в СОК (Р/2+х), В качестве примера рассмотрим реальное восьмиточечное преобразование в СОК с модулями P =2; P =Э; Р =5;.

Р„ — 7; Рэ =11. При этом P=2310; Р/2 =

=P=ll55. Весовые коэффициенты )), 0;

W =7 ° W = )О W =7 ° W =0 W ==--7 ° 2, 3 4 s

W =-10; W =-7; а в СОК они имеют вйд W, =1155; W, =1162; W =) 165; W =

=1162; 0 =1155; )) =)148) Ws))45;

))„=1)48.

Пусть есть данные х =20; х =10, х2 23) х =)21 х, =2)i хз=)ээ хб 19; х,=9. В COK они имеют вид х =1175; х,=)165; х =)178; х =1167; х =Iпб; х =1168; х =1)74is х =1164.

В первом канале (Р, -2) образуются сW> l Î I Î I О ) О, (х>1 1 О 1 О 0 О О.

В четвертом канале (Р =7)

)т О О 3 О О О 4 О;

<х>, 6 3 2 5 О 6 5 2;

<26> = 5.

4 7

В пятом канале (Р =11)

cW,„0 7 IO 7 О 3 1 3 сх>„9 10 I 1 10 2 8 9 ,,, = с)28>„= 7.

Р,=1155; 8, =1, m, =1; С,=m,P„=1155; Р =770; Ь, =2; =2; С =1540, Рэ=462; >з =2; mз 3; Gз=1386

Ps =2)0; 5,- =1, m > =1, Gs=2)0, с)155- 9, +1540 и +1386 .о - +

+330 cL +210 +s>23)0 = 1195.

F = F — P/2 = 1195 — 1155 = 40.

Прямое вычисление дает F =0 20+7"

10+10 23+7 12 +О 21-7 13-10.19-7 9=

= 384-344 = 40.

Устройство БПФ-СОК работает следующим образом.

Входные числа xlkT3 через шину данных поступают в блоки 1 определения вычетов, формирующих 3 параллельных каналов обработки чисел в классе вычетов по выбранным модулям. Блоки

1 строятся на базе узлов постоянной памяти (ЦЗУ) 6, в которых каждое число на входе является адресом вычета, записанного в узел 6 на этапе программирования, Число xlkT5 считывает из узла 6 соответствующий вычет х t kT) . В узлах 6 во всех каналах кроме Рэ=62 должны быть записаны вы,четы х = cx(kT1>, во втором канале с модулем 62: x„=cx(k71 +31. Поэтому на вход узла 6 подаются не числа Р/2 +

+xjkTJ, а )О-разрядные числа x(kT), т.е. при R =10 блоки определения вы50

N с 2 s (256000), а при R,=IO; В =

=10; N †2 (" 65000) .

Таким образом, в указанной систе-, ме можно реализовать БПФ для всех практически важных случаев. Макси-. 5 мально необходимое число каналов БПФ в СОК у =б, а разрядность R < 6.

Число каналов почти не завйсит от N и определяется 9,, Е, и Е . Ограничение разрядности R . -6 дает возможность проведения операций слоДля примера вычисляют F . Тогда х = с)+0+0+...+О> =l.

Во втором канале (P =3)

з О 1 1 1 О 2 2 2;

Э сх>з 2 I 2 О О ) 1 О = со+1+2+0+0+2+2+0>з

В третьем канале (Рэ=5) (W> О 2 О 2 О 3 О 3; сх> О О 3 2 1 Э 4 4; с . = (0+0+0+4+0+9+0+)2>> = 25>э =О. жения и умножения в каналах по таолицам, хранимым в ПЗУ. Восстановление результата (перевод чисел из СОК в позиционную систему счисления) проводится по следующему алгоритму. На этапе проектирования решаются сравнения m B =1 (modP ), гце 6 = Ps/P >Ps, Далее находятся веса разрядов, с которыми восстанавливаются числа G

= m Р/Р .Для системы, имеющей 3 =6 и Р .= 40978178010:

1290350 четов могут строиться на базе серийных П ПЗУ, которые имеют объем памя1О ти 2 слов. Кроме того, блоки 1 соJ держат распределитель 7 импульсов (например трехразрядный счетчик с 5 дешифратором) и элементы И 8. Данные группируются по Н/8 чисел,При этом устройство не требует общепринятой двоичной инверсии. Данные делятся на две группы четных и нечетных номеров чисел: х (О), х (2), х (4), х (6), х (8), х (10), х (12)... и х (1), х (3), х (5), х (7), х (9), х (11)... а каждая из этих групп делится на четыре подгруппы.

1) х(0), х(8), х(16) .. °

3) х(4), х(12), х(20)...

5) х(1), х(9), х(17) ° ° °

7) х(5), х(13), х(21) . ° °

50

2) х(2), x()0), x(18)...

4) х(6), х(14), х(22).. °

6) х(3), х(11), х(19)...

8) х(7), х(15), х(23)...

Таким образом, первая подгруппа 5 чисел с четными номерами записывает-. ся в узлы памяти (ОЗУ) 10-1, вторая — в 10-2..., четвертая подгруппа чисел с нечетными номерами — в

10-8. Узлы памяти имеют различный 30 объем памяти: 10-1, 10-2 и 10-5, 10-6 — no N/4 слов каждая, а остальные — по И/8 слов каждая. Это связано с особенностью реализации алгоритма БПФ в вычислительном блоке.

После записи массива чисел х ()<Т) в узлы памяти каждого канала начинается собственно процесс преобразования . На первых (L-I)-м шагах (L =

logsN) вычислительный блок отклю- 40 чен от СВР (не формИруется сигнал

Т„ и не открываются элементы 25 и

26 И), выходы соединены с соответетвующими входами узла памяти 10-1...

10-8 при подаче от блока управления 45 сигналов Т ...Т9, открывающих эле6 9 менты И 19, 20, 22, 23. Сигналом

M =1(М=О) включены элементы И 12-1 и 12-2, выключены )3-) и 13-2 и обеспечивается одновременная работа двух операционных узлов 16-1 и 16-2.

При этом узел памяти ll-l подключен . к 16-1; а узел 11-2 — к 16-2. Для реализации при прореживании во времени операции "бабочка" (C=A+BW и 0

А-EW ) в СОК в блоках 3-s програм; к мно формируются веса р9

+ W" >р и <Ч">р,,<Р/2-W ) для К и (К+1)-й операции, а также для (К +

N N

+ ) и (К + — + I) операций. При

2 2 к+—

И к этом

H к+ д к

cV Р) р = <)! ) ps, что и Учтено соответствующим подключением к элементам 14-1 и 14-2 (фиг.2) входов 9-12, по которым подаются веса (W >, (V ), к к

К -1 К+ I (W ) < Ч > . Следовательно, в блоках З-s дополнительно к известному алгоритму определяются вычеты весов (W > по соответствующему модулю Р (все веса — целые, они сдвинуты до определения вычета на R разряда вправо), а также вес

В схеме операционного узла (фиг.3) в программируемых узлах постоянной памяти 17-1...17-4 хранятся вычеты арифметических операций умножения, а в узлах 17-5...,17-8 — вычеты арифметических операций сложения. Каждое из узлов 17 имеет объем памяти 2 слов

Яй разрядностью по R . В узле 17-1 по

6 адресу, соответствующему двоичному

2Rs -разрядному коду, составленному к из слон <Ворз и <)! )Р$ Ф хранится результат ps (аналогично для 173), а в узле 17-2 по адресу, составленному стыковкой слов <В> и р5 (аналогично дпя 17-4). Например, в канале с модулем P =62, если В=001111, а

W = 010000, то адрес будет 001111010000. По этому адресу хранится число = <240> = 54„ 1!0110

Аналогично в узле 17-5 и 17-7 по

2-R -разрядным адресам 1<А> <В)1 >) храйятся вычеты <С>рs = «A> +

+ <ВМ »р6, а в узле 17-6 и 17-8 хранятся вычеты s = <<А> + к

+ cBV»рз . Таким образом, время вЫполнения операции бабочка" в блоке

17 составляет 2 Т„ „

На последнем шаге преобразования (при M=O, M=l) выключаются элементы

И 12-1, 12-2, включаются элементы

И 13- 1, 13-2, узлы памяти 10-1, 10-2, l0-5, 10-6 подключаются к операционному узлу 16-1. Выход 16-1 (его регистр 18) через элементы И 25, 26, открываемые сигналом Т = 1 подклюю чается к блоку 4. В блоке 4 в узле

27-1 хранятся априорные суммы (о), g, А p,>р, в узле 27-2 — < з )

<с(вРз с,@ р в Узле 27-3 — <з.,> =

=

. Регистры блока 4 обеспечивают койвейерный режим работы на

1290350 Ь-м шаге. Вычеты (S.) в узлах 27-1

1 и 27-2 подаются в логическую схему, состоящую из сумматоров 30 и 31 и двух элементов И 34, 35. Если s +

+ s c P (— P хранится в регистре 29), то в знаковом разряде сумматора 31 единица, открыт элемент И 35 и сумма (s„ 4. s,> считывается в регистр

38. Если же 8 + s выходят за пре2 делы Р, то в знаковом разряде сумматора 31 — ноль, открыт элемент 35 и число (s + s счи1 2 р 2 P тывается в регистр 38. Аналогично ра-. ботает узел 32-2. Специфическое представление "0" через Р/2 требует при восстановлении нормализации чисел.

Из числа F на выходе узла 32-2 вык читается P/2 (-P/2 хранится в регистре 36) в сумматоре 37. Здесь же результат нормируется сдвигом запятой на R разряда влево. Четыре одинако-.

2 вых модуля CBP использованы для одно-. временной обработки 4-х чисел о(", ," cL ",,," с выхода каждого канала. Результаты преобразований Р

К

Р„, F,, F„, из регистров 39 . считываются на вьгход устройства БПФ СОК.

Рассмотрим временные диаграммы работы устройства. Всего шагов преобразования L--log N. На первых шагах

2 преобразования от I до L — - 1 в синхронизаторе сигнал М=I (М=О), а на

L-ом шаге — сигнал М=I (М=О). Сигнал M=1 обеспечивает одновременное считывание восьми сигналов из всех узлов памяти (ОЗУ) сигналом Т . Формируемые одновременно сигналы Т явз ляются сигналами записи в регистр 15.

Т 2и Т запускаются от заднего фронта Т„. Период импульсов синхронизации Т выбран так, что Т вЂ” ЗТ, Т вЂ” длительность импульсов синхронизации;

Т. — время записи в регистр передаР чи данных;

Т„„ — время срабатывания ключей;

Т„„ — время обращения к ОЗУ;, Т,„ — время считывания из ОЗУ;

Т „ — время записи в ОЗУ;

Т вЂ” время сложения;

Т„, — время считывания из ПЗУ.

При t=t. сигналы из ОЗУ записаны в регистр 15 и, следовательно, подключены к информационным входам узлов 17 ° При t t, от Т -импульса

2 запускается сигнал Т выборки крис- л талла ПЗУ; Длительность Т такова, 4 что при t = преобразование в ПЗУ закончено и результат преобразования

5 записывается в регистр 18 импульсами

Т 9 во вРемя от tþ,до tç При t результаты преобразования по восьми точкам записаны в регистр IS. При

t=t включается сигнал разрешения записи в ОЗУ. На первом шаге при L=I включаются по очереди элементы И 19 и 23 импульсами Т6 и Т в обоих операционных узлах 16-1 и 16-2. При этом сигналы от 19-1 через 21-1 записыва15 ются в узлы 10-1 (10-5), от 19-2 через 21-2 — в узел 10-2 (10-6), от

23-1 через 24-1 — в узел !0-3 (10-7), от 23-2 через 24-2 — в узел 10-4(10го

8) . Т 6 и Тэ включаются последовательно при t,t,t,t и т.д. на всех тактах первого нага. При L =, 2 подача импульсов Т,...Т6 не меняется. Изменяется лишь логика подачи сигналов

25 Т ... T> На втором шаге при L = 2 при t=t включается Т6, результат преобразования считывается из 18-1, 18-2 в 10-1, 10-2 (10-5, 10-6) . При

t=t включается Т,, результат преобразования считывается из 18-3,18-4 через 20- 1, 20-2 снова в 10-1, 10-2 (10-5, 10-6) . При t=t включается Т

8 результат преобразования считывается

;из 18-1, 18-2 через 22-1; 22-2 в уз.лы 10-3, 10-4 (10-7, 10-8) . При t=t„

35 включается Т, результат преобразования считывается из 18-3, 18-4 снова в узлы 10-3, 10-4 (10-7, 10-8).

Таким образом, на втором шаге форми40 руется последовательность импульсов

Т6Т, T 8Y 9Т6Тт ТВТ9, На третьем

re эта управляющая последовательность имеет вид ... Г ТтТ Т,Т Т Т Т ТВТтТ на четвертом шаге и т.д. Йаконец, на (L-1) mare вклю1 чаются лишь Т и Т и число включеь т ний каждого из них равно N/8. Тогда

50 после (L-1)-го шага результаты преобразований будут записаны только в узлы 10-1, 10-2 и 10-5, 10-6. Поэто му объем памяти этих узлов составляет N/4 слов в каждой секции. Объем памяти каждой из остальных узлов равен N/8. Общий объем ОЗУ в каждом канале составляет 1,5N.

На L-M шаге сигнал М=1. Выключены элементы И 12, включены элемент

Устройство для быстрого преобразования Фурье, содержащее (1 — число каналов) арифметических блоков, 50 блок памяти коэффициентов и синхронизатор, выход которого подключен к адресному входу блока памяти коэффициентов и входам синхронизации 1 арифметических блоков, входы коэффи- 55 циентов с первого по четвертый первого арифметического блока подключены к выходам соответственно с первого по четвертый первого блока памяти

И 13. Узлы 10-1, 10-2, 10-5, 10-6 подключены к операционному узлу 16 †.

Узлы ОЗУ 10-3, 10-4, 10-7, 10-8, регистр 15-2 и узел 16-2 на L-M шаге не работают. Сигналы Т . ° .Т не форь мируются. Формируются сигналы Т„

Т„ . При этом сигнал Т íà L-м шаге

15 начинает формироваться со сдвигом на

12 тактов относительно импульсов Т

2 считывания из ОЗУ. Итак, íà L-м:шаге одновременно с преобразованием ведется восстановление результата.Импульсом Т„ четыре результата преобразования через 25, 26 одновременно по- 15 даются на узлы 4-1 — 4-4, К-й результат подается в узел 4-1, (К+1)-й— в узел 4-2 и т,д. Число входов каждого блока 4 равно 1 . При этом вычеты результатов N-точечного преобразова20 ния от первого канала подаются на входы Ы модулей, второго канала -d. третьего — Of ... "-ro — ofy . Сигналом T „ при t=t, включаются узел 27 (Tq g (t — t ). При йг. задним фронтом ймпульса Т сигйал записан

t2 . во внешний триггер (на выход) каждой ячейки регистров 28-1, 28-2, 28-3. При t=t окончены переходные

4 процессы сложения в сумматорах 30 и З0

31 (t4 - t =Т,„) ° При С=Св зацним фронтом импульса Т сигнал иэ 28-3

1З переписан в 28-4 и сумма из сумматоров 30 или 31 — в регистр 38. Че- . рез t — t> = Т,„ образуется сумма

F„ в узле 32-2 и при t=t, задним фронтом импульса Т сумма F

<4 К записана в регистр 38 узла 32-2.

Через Т,„= t — t, результаты FÄ, F y F р.2 у Р к,. з нормализуются В сум- 40 маторе 37 и задним фронтом импульса

Т„ записываются в выходные регистры 39-1, 39-2, 39-3, 39-4.

Формула изобретения коэффициентов, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия и точности, в него введены блоков определения вычетов, (4 — 1) блоков памяти коэффициентов и блок восстановления результата, вы- . ход которого является информационным выходом устройства, i-й (i=1,8) выход j-го (j=l,4) блока определения вычетов подключен к входу i-го операнда j-ro арифметического блока, 1 -й выхоц (k=1,4) результата которого подключен к соответствующему входу k-й группы блока восстановления результата, а входы блоков определения вычетов объединены и являются информационным входом устройства, выход синхронизатора подключен к входам синхронизации j-го блока определения вычетов, блока восстановления результата и адресному входу s-го (s=2,) ) блока памяти коэффициентов, причем j-й блок определения вычетов содержит узел постоянной памяти, распределитель импульсов и восемь элементов И, выход узла постоянной памяти подключен к первым входам элементов И с первого по восьмой, вторые входы которых подключены к выходам соответственно с первого по восьмой распределителя импульсов, тактовый вход которого объединен с входом чтения узла постоянной памяти и является входом синхронизации блока определения вычетов, входом которого я:вляется адресный вход узла постоянной памяти, выходы элементов

И с первого по восьмой являются выходами соответственно с первого по восьмой блока определения вычетов, при этом блок восстановления результата содержит четыре формирователя кодов и четыре регистра, выходы которых объединены и являются выходом блока восстановления результата, входами k-й группы которого являются входы группы k-го формирователя кода,выход которого подключен к информационному входу k-ro регистра,. тактовый вход которого объединен с тактовым входом k-ro формирователя кода и является входом синхронизации блока - восстано:вления результата, причем формирователь кода содержит три узла постоянной памяти, семь регистров, два регистра константы, пять сумматоров, четыре элемента И и два элемента НЕ, причем выходы первого, вто12

Т

/У

14

1$

М гз г

-7

-3 аз OV

11 12903 рого и третьего узлов постоянной памяти подключены к информационным входам соответственно первого, второго

1 и третьего регистров, выходы первого и второго сумматоров подключены к первым входам соответственно первого и второго элементов И, выходы которых подключены к первым информационным входам соответственно четвертого и пятого регистров, знаковые выходы третьего и четвертого сумматоров подключены соответственно, третьего сумматора — к второму входу первого элемента И и входу первого элемента НЕ, а четвертого — к второму

15 входу второго элемента И и входу второго элемента НЕ, выходы первого и второго элементов НЕ подключены к первым входам соответственно третьего и четвертого элементов И, выходы

20 которых подключены к вторым информационным входам соответственно четвер- того и пятого регистров, выходы третьего и четвертого сумматоров под, ключены к вторым входам соответственно третьего и четвертого элементов

И, выход первого регистра подключен к первым входам первого и третьего сумматоров, выход второго регистра подключен к вторым входам первого и третьего сумматоров, выход первого регистра константы подключен к третьему входу третьего сумматора и первому входу четвертого сумматора, выход четвертого регистра подключен к первому входу второго сумматора и второму входу четвертого сумматора, выход третьего регистра подключен к информационному входу шестого регистра, выход которого подключен к второму входу второго сумматора и третьему входу четвертого сумматора, выход пятого регистра подключен к первому входу пятого сумматора, второй вход которого подключен к выходу второго регистра константы, выход пятого сумматора является выходом формирователя кода, входами группы которого являются адресные входы первого, второго и третьего узлов постоянной памяти, управляющие входы которых объединены с тактовыми входами регистров с первого по шестой и являются тактовым входом формирователя кода.

/3

f4

6 б

4-1

1290350

, 1у

r/

i-/

t-/

2)их

° ° °

L>2

"6

Tj е

° ° °

/б tq

i И

46 ty rn t//

Второа шае//. Я

° е ° 4

° ° °

t4 t5 б 67

T//

Ту (Ф

/4 //б

/ у4 ° ° °

/ и 67 (+

//б /и

И /б ///

///ue.Х

Tg

Tj

Т4, ° ° °

4-/.г

Составитель А.Баранов

Редактор Ю.Петрушка Техред Л.Сердюкова Корректор А.Обручар

Заказ 7904/48 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4

Ту тщ

Ъ т

Ъ

T/g

//5

11

1 11

t3

ll