Оперативное запоминающее устройство с коррекцией ошибок

Оперативное запоминающее устройство с коррекцией ошибок

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может найти применение в вычислительных системах для повышения достоверности информации , хранимой в памяти. Цель изобретения - повышение надежности устройства - достигается за счет осуществления контроля соответствия адреса считанной ячейки запоминаклдего устройства заданному адресу.Устройство содержит блок 1 памяти, два регистра 2 и 10 с группами разрядов для хранения данных, корректи- .рующего кода данньк и корректирующего кода адреса, коммутаторы 8 и 15, блок 9 кодирования, блок 7 контроля, блок 6 коррекции и блок 14 синхронизации . 5 ил., 1 табл. -(8 79 20 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 С 1 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ (2 1) 3969987/24-24 (22) 05.09.85 (46) 15.02.87. Бюл. )) 6 (72) В.И.Усков, Ю.Н.Урусов

В.В.Сборовский, В.Н.Овчинников и В.И.Кобозева (53) 681 ° 327(088.8) (56) Авторское свидетельство СССР

М 744577, кл. G 06 F 11/00, 1977.

Авторское свидетельство СССР

Р 1015386, кл. G 06 Г 11/00, 1980. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК (57) Изобретение относится к вычислительной технике и может найти применение в вычислительных системах для повышения достоверности информации, хранимой в памяти. Цель изобретения — повышение надежности устройства — достигается за счет осуществления конт роля соответствия адреса считанной ячейки запоминающего устройства заданному адресу.Устройство содержит блок 1 памяти, два регистра 2 и 10 с группами разрядов для хранения данных, корректирующего кода данных и корректирующего кода адреса, коммутаторы 8 и 15, блок 9 кодирования, блок 7 контроля, блок 6 коррекции и блок 14 синхронизации ° 5 ил., 1 табл.

1290426

f0

35

50

Изобретение относится к вычислительной технике и может найти при:менение в вычислительных системах для повышения достоверности информа:ции, хранимой в памяти, Цель изобретения — повьш ение надежности устройства.

На фиг. 1 приведена функциональная схема устройства, на фиг. 2— функциональная схема блока памяти, (вариант построения); на фиг. 3— функциональная схема блока контроля (вариант построения), на фиг. 4 — то же, блока синхронизации; на фиг.5— алгоритм работы устройства.

Устройство содержит (фиг. 1) блок

1 памяти, первый регистр 2 с группами разрядов 3 — 5 для хранения соответственно данных, корректирующего кода данных и корректирующего кода адреса, блок 6 коррекции, блок 7 контроля, первый коммутатор 8, блок 9 кодирования, второй регистр 10 данных с группами разрядов 11 — 13 для хранения соответственно данных, корректирующего кода данных и корректирующего кода адреса, блок 14 синхронизации, второй коммутатор 15, информационные выход 16 и вход 17, адресный вход 18, управляющие выход ,19 и вход 20.

Блок 1 памяти содержит (фиг, 2) дешифратор 21 адреса, группы элемен- тов И 22 и 23, элементы 24-27 памяти.

Блок 7 контроля содержит (фиг.3) группы элементов И 28 и 29, блок 30 свертки по модулю два, дешифратор

31 номера неисправного разряда, элемент ИЛИ 32, элемент HE 33, элементы И 34 и 35, триггер 36.

Блок 14 синхронизации содержит (фиг. 4) генератор 37 одиночного импульса, дешифратор 38 адреса, элементы И 39-65, элементы НЕ бб и 67, триггеры 68-85, элементы ИЛИ 86-94, триггеры 95-102, на фиг. 4 обозначен тактовый вход 103.

На фиг. 5 обозначено: 104-122— блоки алгоритма работы устройства.

Перечень сигналов, используемых при обмене данными между устройством и процессором (или другим запрашивающим устройством).и их назначение (согласно интерфейсу "Общая шина") приведены в таблице.

Все указанные сигналы, а также данные и адрес передаются потенциальными сигналами. Задатчиком является внешнее по отношению к данному устройство.

Устройство работает следующим образом.

В исходном состоянии (цепи установки в исходное состояние на фиг.14 не показаны как несущественные) триггеры регистра 2, блоков 7 и 14 находятся в "нулевом" состоянии.Сос" тояние разрядов регистра 10 безразлично, Блок 14 находится в состоянии ожидания установки задатчиком сигнала СхЗ на соответствующем входе (см. фиг. 5, блок 104 алгоритма).

Задатчик перед установкой сигна- . ла СхЗ должен выставить на входах устройства адрес, а при записи и данные, а также тип операции.

При поступлении сигнала Сх3 блок

1I4 производит расшифровку старших разрядов адреса, выставленного задатчиком на входы 18 (блок 105).Если адрес, заданный на входе 18, относится к данному устройству, блок

14 производит анализ линий управления для определения типа операций (блок 106). Если задана операция записи данных блок 14 выдает в блок

1 памяти код операции "Запись" и подает управляющие сигналы в коммутаторы 8 и 15 (блок 107). Коммутатор

8 подключает к входу группы разрядов 1 1 регистра 10 и к соответствующему входу коммутатора 15 группу входов 17, а коммутатор 15 подключает к входу генератора 9 выход коммутатора 8. В результате данные, подлежащие записи, с входа 17 поступают

40 на входы регистра 10 и блока 9. Блок 9 при этом формирует корректирующий код для поступивших данных. По сигналу с. блока 14 на управляющие входы групп 11 и 12 регистра 10 данные и корректирующий код данных записываются в группы 11 и 12. Кроме того, блок 14 подает управляющий сигнал на коммутатор 15 (блок 108), поэтому сигналу коммутатор 15 подключает к входу блока 9 вход 18, т.е. адрес ячейки подается на вход блока .

9, который формирует корректирующий код адреса. Блок 14 подает управляющии сигнал записи корректирующего кода адреса на управляющий вход группы 13 и выдает на управляющий вход блока 1 сигнал разрешения выполне ния операции (блок 109) . В результате в ячейку блока 1, заданную адресом

1290426 по входу 18, запишется содержимое регистра 10 °

После записи в ячейку блок 14 устанавливает на одном иэ выходов 19 сигнал СхИ (блок 110) и переходит к ожиданию сброса задатчиком сигнала Сх3 (блок 111), после .сброса задатчиком Сх3 блок 14 сбрасывает сигнал СхИ (блок 112) и переходит к выполнению блока 104 алгоритма, т.е. 1О к ожиданию нового обмена.

Если при выполнении блока 105 окажется, что адрес на входе 18 не относится к данному устройству, блок

14 переходит к выполнению блока 111 и далее работает, как описано выше.

Если при выполнении блока 106 алгоритма окажется,что задана операция

/ чтения, устройство работает следующим образом. 20

Блок 14 выдает в блок 1 код операции "Чтение" (блок 113), затем выдает в блок 1 сигнал разрешения выполнения операции (по этому сигналу на вход регистра 2 поступает содержимое ячейки блока 1) и по заднему фронту управляющего сигнала производит запись содержимого ячейки блока 1 в регистр 2 (блок 114). После этого блок 14 подает управляющий 30 сигнал на блок 7 (блок 115), который переключается в состояние контроля правильности выбора ячейки.из блока

1, т.е. производит контроль соответствия корректирующего кода адреса, З5 записанного в. ячейке (в группе разрядов 5 регистра 2) адресу, заданному на входе 18.

Блок 14 анализирует сигнал с выхода блока 7 (блок 116). При наличии 40 ошибки (содержимое группы 5 не соответствует адресу.на входе 18) блок"

14 выставляет на одном иэ выходов 19 признак "Ошибка адреса" (блок 120) и переходит к выполнению блоха 1!7 45 алгоритма.

При отсутствии ошибки (выборка данных произведена из заданной ячей" ки блока 1) блок 14 подает управляющий сигнал на блок 7 (блок 117), 5g который переключается в состояние контроля данных (производит контроль соответствия данных в группе 3 корректирующему коду в группе 4).

Блок 14 анализирует сигнал на выходе блока 7 (блок 118).

При отсутствии ошибки в считанньм данных блок 14 производит установку сигнала СхИ (блок 119) и переходит к выполнению операции в соответствии с блоком 111 и далее работает, как описано выше.

При наличии ошибки блок 14 выставляет на одном иэ выходов 19 признак

"Ошибка данных" и подает в блок 7 управляющий сигнал выработки номера разряда, в котором обнаружена ошибка (блок 121). Выработанный номер разряда (в позиционном коде) поступает на соответствующий вход блока

6, с выхода которого скорректированные данные поступают на выход 16 и соответствующий вход коммутатора 8.

Блок 14 выдает в блок i код операции "Запись" и дает управляющий сигнал на коммутаторы 8 и 15 (блок

122). По этому сигналу коммутатор

8 подключает к входу регистра 10 и коммутатора 15 выход блока 6, а коммутатор 15 подключает к входу генератора 9 выход коммутатора 8.

Таким образом, скорректированные данные поступают с выхода блока 6 в группу 11 регистра !О и на вход блока 9. После этого блок 14 переходит к выполнению блока 108 алгоритма и работает, как описано выше.

Формула изобретения

Оперативное запоминающее устройство с коррекцией ошибок, содержа- щее первый коммутатор, блок кодирования, блок синхронизации, блок контроля, блок коррекции, первЫй регистр и блок памяти, выход которого подключен к информационному входу первого регистра, первый информационный выход которого соединен с первыми информационными входами блока коррекции и блока контроля, второй информационный вход и информационный выход которого подключены соответст венно к второму информационному выходу первого регистра и второму информационному входу блока коррекций, выход которого соединен с первым информационным входом первого коммутатора и является информационным вы." ходом устройства, информационным . входом которого является второй информационный вход первого коммутатора, адресные входы блока памяти и блока синхронизации являются адрес- ным входом устройства, управляющие входы блока памяти, блока контроля, первого регистра, первого коммутатора и блока кодирования соединены с

1290426

На какой (с какого) элемента поступает (см. фиг ° 4) Входы элементов

37, 67(4) Синхронизация эадатчика (СхЗ) Установка СхЗ требует чтобы исполнитель, определяемый адресом, выполнил операцию, указанную линиями управления (УО,У1)

Сброс СхЗ означает, что задатчик считает передачу законченной

Выход триггера

100(4) Установка СхИ информирует эадатчика, что:

1) при чтении данные из устройства помещены на выходы для данных, исполнитель завершил свою часть операций в обмене

Синхронизация исполнителя (СхИ) 2) при записи данные с входов приняты, исполнитель завершил свою часть onераций в обмене

Сброс СхИ информирует задатчика, что:

1) при чтении исполнитель завершил свою передачу, сброс СхЗ получен и данные убраны с выходов для данных

2) при записи сброс

СхЗ получен одними иэ управляющих выходов блока синхронизации, управляющий вход которого подключен к управляющему выходу блока контроля, группа управляющих входов и группа управляющих выходов блока синхронизации являются соответственно управляющим входом и управляющим выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй регистр и второй коммутатор, информационные входы которого подключены к выходу первого коммутатора и адресному входу устройства, выход второго коммутатара соединен с входом блока кодирования, выход которого подключен к одним иэ информационных входов вто, рого регистра, другой информационный

5 .вход которого соединен с выходом первого коммутатора, а выход — с информационным входом блока памяти, третий и четвертый информационные входы блока контроля соединены соответст10 венно с третьим информационным выходом первого регистра и адресным входом устройства, управляющие входы второго коммутатора и второго регистра соединены с другими управляю15 щими выходами блока синхронизации.

129042б

gm 7Р

Линии управления (УО,У1) Линии контроля (КО, К1) Определяют тип операции УО="1", У1 — О" — чтение УО и ее

"О", У1 = "1" — запись

Сообщают задатчику об ошибках при передаче данных

КО= 1" — ошибка адреса К1 = "1" — ошибка данных, произведена корректировка

УΠ— вход элемента 43

У1 — вход элемента 44

КΠ— выход

101(4)

К1 — выход

102 (4) 1290426

dent arrl@ prrr5 ал 7Ю

33!

290426

Составитель В. Рудаков

Редактор К. Волощук Техред Л.Олейник Корректор А. Обручар

Заказ 7910/52 Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений Ъ открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4