Устройство для контроля интегральных схем

Устройство для контроля интегральных схем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к контрольно-измерительной технике. Изобретение позволяет повысить надежнос ть контроля интегральных схем путем уменьшения перегрузок отрицательным напряжением. Это достигается тем, что за счет введения фазокорректирую1цих блоков, блока аналоговой памяти существенно уменьшаются выбросы отрицательного напряжения на выходах программируемых источников . 3 3. п. ф-лы, 6 ил.

Соаэ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 ((9(SU (1(( (51)4 Н 03 M 1/10

1 (4 (F ( (((((, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3858899/24-24 (22) 25.02.85 (46) 15.02.87. Бюл. М 6 (72) А.М.Муртазин и В.Ф.Русских (53) 681.325(088,8) (56) Авторское свидетельство СССР

Р 420112, кл. Н 03 К 13/02, 1974.

Электронная промьппленность, 19?О, Р 10, с. 56. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНБ1Х СХЕМ (57) Изобретение относится к контрольно-измерительной технике, Изобретение позволяет повысить надежность контроля интегральных схем путем уменьшения перегрузок отрицательным напряжением. Это достигается тем, что за счет введения фазокорректирующих блоков, блока аналоговой памяти существенно уменьшаются выбросы отрицательного напряжения на выходах программируемых источников. 3 з. п. ф-лы, 6 ил.

90522 2

1 12

Изобретение относится к контрольно-измерительной технике.

Цель изобретения — повышение надежности контроля интегральных схем путем уменьшения их перегрузок от рицательным напряжением.

На фиг. t приведена функциональная схема устройства на фиг, 2 функциональная схема первого фаэокорректирующего блока; на фиг. 3 функциональная схема второго фаэокорректирующего блока, на фиг. 4— функциональная схема блока аналоговой памяти на фиг. 5 — функциональная схема блока анализа годности; на фиг. 6 — временные диаграммы работы устройства.

Устройство содержит программируемый источник 1 напряжения режима, выполненный на делителе напряжения на резисторах 2 и 3, усилителе 4 и усилителе 5 мощности, выход источника 1 соединен с клеммой 6 для подключения первого входа контролируемой интегральной схемы 7, программируемый источник 8 испытательного напряжения, выполненный на делителе .напряжения на резисторах 9 и 10, усилителе 11, усилителе 12 мощности, датчике 13 тока и повторителе 14 напряжения, выход источника 8 соединен с шиной 15 для подключения второго входа интегральной схемы 7, источник 16 опорного напряжения, подключенный через ключ 17 и

118 к первым входам источников 1 и 8 соответственно, инвертор 19, включенный между выходами повторителя

14 и первым входом сумматора 20, второй вход которого соединен с выходом усилителя мощности 12, а выход — с входом блока 21 анализа годности и информационным входом блока

22 аналоговой памяти. Первые управляющие входы фазокорректирующих блоков 23 и 24 соединены с выходом элемента НЕ 25, вторые управляющие входы — с выходом блока 22, а информационные входы — соответственно с выходом усилителя и шиной 15, управляющие входы ключей 17 и 18 и вход элемента НЕ 25, управляющие входы блока 21 анализа и блока 22 подключены соответственно к входным шинам 26-28.

Блок 23 (фиг. 2) образуют делитель напряжения на резисторах 29 и 30, накопительный элемент на конденсаторе 31, ключ на транзисторе 32, усилитель 33 и ключ 34 °

Блок 24 (фиг. 3) состоит из делителя напряжения на резисторах 35 и 36, накопительного элемента на конденсаторе 37, ключа на транзисторе

38, усилителя 39 и ключа 40.

Блок 22 (фиг. 4) содержит повторители напряжения 41 и 42, ключ на

10 транзисторе 43, накопительный элемент на конденсаторе,44. Блок 21 (фиг. 5) состоит из аналого-цифрового преобразователя (АЦП) 45 и цифрового компаратора 46, причем на пер-вые входы компаратора подается код с выхода АЦП, а на вторые - код, соответствующий граничному значению измеряемого тока.

На временной диаграмме (фиг. 6)

20 обозначено U яб ь П27 Н28 напряже ния на входах 26, 27 и 28 устройства; U q — напряжение на выходе элемента НЕ; U — напряжение на выходе

JJcилит еля мощности 5, U

25 2 13 напряжение на выходах усилителя мощности 12 и датчика 13.

Устройство работает следующим образом.

Проконтролируем величину тока ico3О роткого замыкания I интегральной схемы с заданием напряжения 0 В на испытуемом выводе. Ток I должен кз лежать в определенных пределах. Исходя иэ этого устанавливают (прог35 раммируют) величины резисторов 2 и

3 в программируемом источнике 1 и резисторов 9 и 10 датчика 13 тока в программируемом источнике 8, включают источник 16 и подключают соответ40 ствующие выводы интегральной схемы

7 к шинам 6 и 15, одновременно подают команду по входу 26 включения ключей 17 и 18. Команда по входу 26, с проинвертированная элементом НЕ 25, отключает фазокорректирующие блоки

23 и 24 (запирает ключи 39 и 40), исключая их из цепей обратной связи усилителя 4 и источника 8. В момент времени t, напряжения U«, начинает расти, в результате чего начинает расти ток Е„. Напряжение U, начинает расти до момента времени а, затем программируемый источник 8 начинает отрабатывать указанное напряжение в сторону уменьшения его до 0 В со скоростью, определяемой его диначеской характеристикой (на процесс установления напряжения U фазокор.

1290522 ректирующие блоки 23 и 24 влияния не оказывают, так как в исходном состоянии ключи 34 и 40 закрыты и ток не проводят). Таким образом за время t -t установления напряже1 4 ния U, имеется изменяющееся полоз жительное напряжение (положительный

"выброс" напряжения), которое разрушающего действия на контролируемую интегральную схему 7 не оказывает °

При этом амплитуда и длительность выброса прямо пропорциональны разности скоростей установления переходных процессов в программируемых источниках 1 и 8.

По окончании переходных процессов в программируемых источниках 1 и 8 в момент времени t в точках А и В, устанавливаются напряжения . U = О В. U = -I R соответ1З 1 Х 1З ст в е нн о . Падение .напряжения на датчике 1 3 выделяется сумматором 2 0, представляющим собой масштабный усилитель с двумя входами с козффицинт ом усилителя К на один из

1 входов подается напряжение U не12 посредственно от датчика 13, а на другой — напряжение U датчика 13 !

3 через инвертор 19. Выходное напряжение U „„= К, I "R сумматора 20, пропорциональное измеряемому току

I „ интегральной схемы 7, подается на первые входы блоков 21 и 22.Далее по .напряжению Uqq на входе 27 в блоке 21 происходит сравнение величины тока

I„ с граничным значением и формирование признака годности контроли руемой интегральной схемы, Одновременно по входу 28 происходит запись уровня выходного сигнала сумматора 20 в блок 22, который обеспечивает запоминание напряжения, пропорционального измеряемому току

I„ на время переходных процессов в источниках 1 и 8. Это напряжение поступает на вторые управляющие входы фазокорректирующих блоков 23 и 24. В зависимости от величины управляющего напряжения меняется величина постоянной времени передаточной характеристики так, что фаза сигнала на выходе блока 23 отстает относительно фазы сигнала на его входе на величину — (величина

1 фазового сдвига), а фаза сигнала на выходе фазокорректирующего блока 24 опережает фазу сигнала на входе на величину + 1 °

В результате фазокорректирующий блок 23 автоматически настраивается на режим задержки фазы выходного сигнала на величину М,, а блок

24 — на режим опережения фазы на величину М

В момент времени С, когда снимается напряжение с входа 2б, ключи

17 и 18 размыкаются и подключают фазокорректирующие блоки 23 и 24 (ключи 34 и 40 открыты). Начинается процесс выключения программируемых источников 1 и 8. При . этом фаэокорf ректирующие блоки включены в,цепь обратной связи усилителя 4 и источни5

Формула изобретения

1. Устройство для контроля интегральных схем, содержащее программируемый источник напряжения режима и программируемый источник испытатель" ного напряжения, первые входы которых соответственно через первый и второй ключи соединены с выходом источника опорного напряжения, а первые выходы являются соответственно первой и второй выходными шинами, управляющие входы первого и второго ключей объединены и являются первой входной шиной, последовально соединенные инвертор, сумматор, блок ана

55 лиза годности, вторые входы которогс ка 8. Так как соответствующим подбором параметров цепей фазокорректи рующих блоков 23 и 24 можно обеспечить практически одновременное иэ20 менение напряжений U u U на

12 выходах источников 1 и 8, то величина отрицательного выброса напряжения на испытуемом выводе интегральной схемы 7 практически тоже будет равно нулю (на графиках U, U « и Цз фиг. 6 показаны переходные процессы соответственно сплошной линией без фазовой коррекции, пунктирной линией — с фазовой коррекцией).

30 Блок 22 аналоговой памяти работает следующим образом.

Напряжением по входу 28 открывается транзистор 43, и выходное напря" жение сумматора 20 через повторитель

35 41 запоминается на конденсаторе 44.

Напряжение с конденсатора 44 через. повторитель 42 поступает на управляющие электроды (затворы) транзисторов 34 и 40, устанавливая соответст40 вующие сопротивления R „, исток-сток этих транзисторов.

1290522 являются. второй входной шиной, вход инвертора и второй вход сумматора соединены соответственно с вторым и

1 третьим выходами программируемого источника испытательного напряжения, 5 отличающееся тем, что,,с целью повышения надежности контроля интегральных схем путем уменьшения их перегрузок отрицательным напряжением в него введены блок аналоговой памяти, элемент НЕ, два фазокорректирующих блока, информационный вход первого фазокорректирующего блока соединен с вторым выходом программируемого источника напряжения режима, а выход — с его вторым входом, информационный вход второго фазокорректирующего блока соединен с четвертым выходом программируемого источника испытательного напряжения, выход — с вторым входом программируемого источника испытательного напряжения, первые управляющие входы фазокорректирующих блоков объединены и подключены к выходу элемента НЕ, 25 вход которого является первой входной шиной, вторые управляющие входы объединены и соединены с выходом блока аналоговой памяти, информационный вход которого соединен с выходом сумматора, а управляющий вход является третьей входной шиной.

2. Устройство по п, 1, о т л и— ч а ю щ е е с я тем, что первый фазокорректирующий блок выполнен на 35 делителе напряжения, накопительном элементе, усилителе, двух ключах, управляющий вход первого ключа является вторым управляющим входом первого фазокорректирующего блока, вход 40 обьединен с первым входом делителя напряжения и является информационным входом первого фазокорректирующего блока, выход делителя напряжения соединен с входом усилителя, второй 4> вход которого объединен с первым входом накопительного элемента И соединен с выходом первого ключа, второй вход накопительного элемента является общей шиной, выход усилителя сое- . динен с вторым входом делителя напряжения и . информационным входом второго ключа, выход которого является выходом первого фазокорректирующего блока, управляющий вход второго ключа является первым управляющим входом первого фазокорректирующего блока.

3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что второй фазокорректирующий блок выполнен на делителе напряжения, усилителе, двух ключах, накопительном элементе, вход первого ключа является общей шиной, управляющий вход — вторым управляющим входом второго фаэокорректирующего блока, выход объединен с первыми входами усилителя и накодительного элемента, второй вход которого объединен с первым входом делителя напряжения и является информационным входом второго фазокорректирующего блока, выход делителя напряжения соединен с вторым входом усилителя, выход которого соединен с вторым входом делителя напряжения и информационным входом второго ключа, выход которого является выходом второго фазокорректирующего блока, управляющий вход второго ключа является первым управляющим входом второго,фазокорректирующего блока.

4. Устройство по и. 1, о т л.и— ч а ю щ е е с я тем, что блок анализа годности выполнен на цифровом компараторе, аналого-цифровом преобразователе, вход которого является первым входом блока анализа годности, выходы — соединены с первыми входами цифрового компаратора, вторые входы которого являются вторыми входами блока анализа годности.

129052?!

290522

)290522

Е19

Составитель А.Титов

Техред И. Попович Корректор Г. Решетник

Редактор Л. Пчолинская

Тираж 922 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7916/57

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4