Устройство для обнаружения ошибок цифрового сигнала в контролируемых кодах

Устройство для обнаружения ошибок цифрового сигнала в контролируемых кодах

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике связи. Цель изобретения - повышение помехозащищенности путем уменьшения частоты хронируемого сигнала, Устр-во содержит четыре D-триггера 1-4, эл-ты совпадения 5,6,12 и 13, дешифратор 7 единиц, дешифратор 8 нулей, запоминающий блок 9, Т-триггеры 10 и 1I, формирователь 14 сигналов ошибок, Работа устр-ва основана на контроле нарушения чередования последовательностей единичных и нулевых импульсйв макс, последовательности. В. КОДе Р макс длина последовательности единиц и нулей равна трем полутактам, 2 ил. ffif/X. ГчЭ О сл со QD

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК и!! 4 Н 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHGMY СВИДЕТЕЛЬСТВУ

3-»

ГОСУДАРСТ8ЕНКЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 38192!8/24-09 (22) 03.12.84 (46) 15.02.87. Бюл. Ф 6 (72) M.È. Беляков, B.Ä. Лиференко, l0.В. Иарков и И.A. Лукин (53) 621.394.14(088.8) (56) Патент ФРГ 9 2522905, кл. H 04 L 1/!О, 1977.

Авторское свидетельство СССР

Р 959289, кл. Н 04 L 1/10, 1981. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ЦИФРОВОГО СИГНАЛА В КОНТРОЛИРУЕМЫХ КОДАХ (57) Изобретение относится к технике связи. Цель изобретения — повышение

ÄÄSUÄÄ 1290539 А1 помехозащищенности путем уменьшения частоты хронируемого сигнала. Устр"во содержит четыре D-триггера 1-4, эл-ты совпадения 5,6,12 и 13, дешифратор

7 единиц, дешифратор 8 нулей, запоминающич блок 9, Т-триггеры 10 и 11, формирователь 14 сигналов ошибок. .Работа устр-ва основана на контроле нарушения чередования последовательностей единичных и нулевых импульсов макс. последовательности. В коде

CMl,„ длина последовательности еди йиц и нулей равна трем полутактам.

2 ил.

1290539

Изобретение относится к технике связи и может быть использовано для обнаружения ошибок цифрового сигнала в контролируемых кодах.

Цель,изобретения — повышение по- 5 мехоэащищенности путем уменьшения частоты используемого хронируемого сигнала.

На фиг. 1 представлена структурная электрическая схема устройства для обнаружения ошибок цифрового сигнала в контролируемых кодах; на фиг. 2 диаграммы работы устройства.

Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 Dтриггеры соответственно, первый 5 и второй 6 элементы совпадения, дешифратор 7 единиц, дешифратор 8 нулей, запоминающий блок 9, первый 10 и второй 11 T-триггеры, третий 12 и четвертый 13 элементы совпадения 12 и 13 и формирователь !4 сигналов ошибок.

Устройство для обнаружения ошибок цифрового сигнала в контролируемых кодах работает следующим образом.

Работа устройства основана на контроле нарушения чередования последовательностей единичных и нулевых

30 импульсов максимальной последовательности. В коде CNI максимальная длина, последовательности единиц и нулей равна трем полутактам.

На вход I устройства подается информационная последовательность ли 35 нейного сигнала (фиг. 2а}. На входы

II u III подается хронирующая частота (фиг. 2 б,в) прямая и инверсная. .На выходах D-триггеров 1 и 3 получа40 ются сигналы (фиг. 2 г,д), характеризующие входной сигнал (фиг. 2а) в зависимости от количества единичных и нулевых потенциалов в тактовом интервале. Элементы совпадения 12 и 13 45 осуществляют функции дешифраторов и на своих выходах выдают сигналы (фиг. 2 e,æ), соответствующие появлению двух единиц и двух нулей одно— временно в сигналах (фиг. 2 г,д).

Второй и четвертый Р-триггеры 2 и 4 осуществляют сдвиг сигналов (фиг.2 е, ж) и в итоге на выходе D-триггеров

2 и 4 получаются сигналы (фиг. 2

s, и), согласованные между собой по длительности и фазе. Дешифратор 7 единиц и дешифратор 8 нулей осуществляют выделение соответствующих импульсов (фиг. 2 к,л), необходимых для работы запоминающего блока 9, Т-триггеров 10 и 11, а также элементов 5 и 6 совпадения. Импульсы (фиг. 2 к,л) поступают соответственно на R- и $-входы запоминающего блока 9, который представляет собой

RS-триггер; на прямом выходе выделяется сигнал (фиг. 2 м).

Работа Т-триггеров 10 и 11 заключается в организации работы эле-. ментов 5 и 6 совпадения. Подключение

R-входов T-триггеров к прямому и инверсному выходам запоминающего блока 9, а инверсных С-входов Tтриггеров 10 и 11 к выходам дешифра-. торов единиц 7 и дешифратора нулей 8 позволяет на выходах Т-триггеров 10 и II получить сигналы разрешения (в частности на фиг. 2 приведены диаграммы работы первого Т-триггера,на выходе. которого получается сигнал (фиг. 2н), на выходе второго T-.григгера II в зто время сохраняется потенциал нуля,. Эти сигналы являются разрешающими для прохода через первый и второй элементы 5 и 6 совпадения импульсов (фиг. 2 к,л) с выходов дешифратора 7 единиц и дешифратора 8 нулей. Из представленной диаграммы следует, что через элементы

5 и 6 совпадения проходит каждый вто.рой импульс сигналов (фиг. 2 к,л) соответственно, так как только вторые импульсы являются сигналами ошибки.

Формула изобретения

Устройство для обнаружения ошибок цифрового сигнала в контролируемых кодах, содержащее последовательно соединенные дешифратор единиц, первый элемент совпадения, подключенный к

R-входу запоминающего блока и формирователь сигналов ошибок, к второму входу которого через второй элемент совпадения подключен выход дешифратора нулей, соединенный с S-входом запоминающего блока, о т л и ч а ю— щ е е с я тем, что, с целью повышения помехозащищенности путем уменьшения частоты используемого хронирующего сигнала, введены последовательно соединенные первый D-триггер, С-вход которого подключен к первому входу дешифратора единиц, третий элемент совпадения, второй D-триггер, выход кбторого подключен к второму

1290539

Qual

Составитель Н. Лебедянская

Редактор Л. Пчелинская Техред М.} оданич . Корректор А. Зимокосов

Заказ 7917/58 Тираж 921 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий .

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

4 входу дешифратора единиц, последовательно соединенные третий D-триггер, .а

D-вход которого подключен к D-.Bõîду первого D-триггера, а прямой выход — к второму входу третьего элемента совпадения, четвертый элемент совпадения, к второму входу которого подключен инверсный выход первого

D-триггера, и четвертый D-триггер, С-вход которого подключен к С-входам второго и третьего D-триггеров, а выход к первому входу дешифратора нулей, к второму входу которого подключены С-вход первого D-триггера, а также введены первый и второй Ттриггеры, R-входы которых подключены соответственно к прямому и инверсному выходам запоминающего блока, к

: R- u S-входам которого подключены

С вЂ” входы первого и второго Ттриггеров, выходы которых подt0 ключены к вторьи входам первого и. второго элементов совпадения.