Микропроцессорное устройство обработки данных

Микропроцессорное устройство обработки данных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в системах управления технологическими процессами. Целью изобретения является расширение функциональных возможностей микропроцессорного устройства обработки данных, содержащего один или более процессоров , состоящих из микропроцессора, генератора, регистра, блока прерыва- }1ия, постоянной и оперативной памяти процессора, дешифратора адреса, блока приемопередатчиков данных, блока передатчиков адреса, блока формирования и блока подтверждения. Устройство также содержит системную память и устройства ввода - вывода Устройство обладает расширенными функциональными возможностями за счет того, что процессоры дополнительно содержат блок обмена, коммутатрр. блок временного контроля, второй блок передатчиков адреса, второй блок приемопередатчиков данньш, блок передатчиков управляющих сигналов, а также за счет того, что устройство содержит блок арбитра, имеющий р входов запроса и р выходов разрешения захвата шины и позволяющий подключать к устройству более двух процессоров 4 з.п. ф-лы, 9 ил. (О (Л tc со ;о со со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1

„„Я0„„129199 (51) 4 (06 F 15/?О

° <

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3396650/24-24 (22) 12.02.82 (46) 23.02.87. Бюл. У 7 (71) Институт электронных управляют,их машин (72) Н, Д. Кабанов, В. Д, Гуськов, В. А. Соболев, Л. Л. Агронин, В. С. Кравченко, А. Н. Шкамарда и В. И. Глухов (53) 681.326.3(088.8) (56) Машина централизованного контроля МЦК М 40-43. Отраслевой каталог.

М., ЦНИИТЭИприборостроения, 1979, 11 6, т. 4, вып. 1, Патент С1ПА У 4174536, кл. 364-200, опублик. 1979.

NYCRO-I microcomputer reference

d.ata book, А/S MYCRON, Норвегия, 1976. (54) МИКРОПРОЦЕССОРНОЕ УСТРОЙСТВО

ОБРАБОТКИ ДАННЫХ (57) Изобретение относится к области вычислительной техники и может быть использовано в системах управления технологическими процессами. Целью изобретения является расширение функциональных возможностей микропроцессорного устройства обработки данных, содержащего один или более процессоров, состоящих иэ микропроцессора, генератора, регистра, блока прерывания, постоянной и оперативной памяти процессора, дешифратора адреса, блока приемопередатчиков данных, блока передатчиков адреса, блока формирования и блока подтверждения.

Устройство также содержит системную память и устройства ввода — вывода.

Устройство обладает расширенными функциональными возможностями за счет того, что процессоры дополнительно содержат блок обмена, коммутатор, блок временного контроля, в то рой блок пе редат чик ов адре с а, в торой блок приемопередатчиков данных, блок передатчиков управляющих сигналов, а также эа счет того, что устройство содержит блок арбитра, имеющий р входов запроса и р выходов разрешения захвата шины и позволяющий подключать к устройству более двух процессоров. 4 з.п. ф-лы, 9 ил.! 129199

Изобретение относится к вычислительной технике и может быть использовано в системах управления технологическими процессами в различных отраслях народного хозяйства: энергетике, машиностроении, в химической, газовой промьппленности, в экономике, научных экспериментах, информационных системах и т.д.

1 1О

Цель изобретения — расширение фун. кциональных возможностей микропроцессорного устройства обработки данных.

На фиг. 1 представлена блок-схема устройства; на фиг. 2-9 — соответственно блок-схемы блока обмена, коммутатора, блока временного контроля„ блока арбитра, блока прерывания, блока формирования, микропроцессора, блока подтверждения. 20

Устройство содержит процессоры

1,1, !.2,...,1.р, имеющие один и тот же аппаратурный состав, причемкаждый из процессоров I.m (m = 1-р) состоит из микропроцессора 2, генератора 3, регистра 4, блока 5 прерывания, постоянной 6 и оперативной 7 памяти процессора I.m, дешифратора 8 адреса, первого блока 9 приемопередатчиков данных, первого блока 10 пере- З0 датчиков адреса, блока 11 формирования, блока 12 обмена, коммутатора 13, блока 14 временного контроля, второго блока 15 передатчиков адреса, второго блока 16 приемопередатчиков данных, блока 17 передатчиков управляющих сигналов, блока 18 подтверждения.

Кроме того, устройство содержит блок

19 арбитра, системную намять 20, устройства 21 ввода-вывода.

Микропроцессор 2 через шину 22 данных соединен с регистром 4, блоком

5 прерывания, имеющим входы 23 запроса прерывания, и первым входом-выходом первого 9 и второго 16 блоков 45 приемопередатчиков данных. Микропроцессор 2 через шину 24 адреса соеди-. нен с первым 10 и вторым 15 блоками передатчиков адреса, через шину 25 управления — с регистром 4, блоком

5 прерывания, блоком ll формирования, подключенным к шине 26 управления процессора I.m, и блоком 18 подтверждения.

Генератор 3 подключен к микропроцессору 2, регистр" .4, блоку 18 подтверждения и блоку 5 прерывания. Ре-. гистр 4 соединен с блоком 5 прерывания, блоком 11 Формирования, блоком

9 2

12 обмена, блоком l4 временного контроля и шиной 26 управления процессора

I.m, Второй вход-выход первого блока

9 приемопередатчиков данных одключен к шине 27 данных процессора I.m, сое-. диненной с постоянной 6 и оперативной

7 памятью процессора I.m, с коммута- тором 13 и блоком 14 временного контроля, выход первого блока 10 передатчиков адреса подключен к шине 28 адреса процессора I.m, соединенной с постоянной 6 и оперативной 7 памятью процессора I.m и дешифратором 8 адреса, имеющим первый 29, второй 30 и третий 31 выходы, I

Системная память 20 и устройства

21 ввода-вывода подключены к линии

32 подтверждения выборки, которая соединена с блоком 14 временного контроля и блоком 18 подтверждения

Устройства 21 ввода-вывода подключены к шине 33 прерывания, соединенной с входами 23 запроса прерывания блока 5 прерывания, соединенного с четвертым выходом коммутатора 13 и входом 34 запроса. прерывания микропроцессора 2, Блок 12 обмена подключен к третьему выходу 31 цешифратора 8 адреса, первому выходу 35 коммутатора 13, к линиям 36 общего запроса шины,37 занятости и 38 синхронизации, к m-му входу 39.m запроса шины и к

m-му выходу 40.m разрешения захвата шины блока 19 арбитра, выход 41 разрешения адреса и данных блока 12 обмена соединен с блоком 18 подтверждения, с блоком 14 временного контроля, с управляющими входами второго блока 16 приемопередатчиков данных и второго блока 15 передатчиков адреса, выход 42 разрешения сигналов управления блока 12 обмена подключен к управляющему входу блока 17 передатчиков управляющих сигналов, выход внешнего обращения блока !2 обмена соединен с блоком 18 подтверждения, коммутатор 13 — с выходами 29-31 дешифратора 8 адреса, с шиной 27 данных и шиной 26 управления процессора I.m.

Второй и третий выходы 43 и 44 коммутатора 13 подключены соответственно . к постоянной 6 и оперативной 7 памяти процессора I.m.

Блок 14 временного контроля соединен а третьим выходом 31 дешифратора 8 адреса, с системной шиной 45 управления, с блоком 18 подтверждения и входом 23 запроса прерывания блока

Блок 14 временного контроля (фиг. 4) содержит три элемента И 7375, три элемента ИЛИ 76-78, три триггера 79-81,.три инвертора 82-84, элемент И-HE 85, элемент 86 задержки и блок 87 передатчиков. Первый и второй входы элемента И 73, первый и второй входы элемента И 74 подключены соответственно клиниям чтения, записи, ввода, вывода системной шины45 управления °

Выходы элементов И 73 и 74 соединены соответственно с первыми входами элементов ИЛИ 76 и 77, вторые входы которых подключены к выходу 41 разре3 129 l9

5 прерывания. Выход второго блока 15 передатчиков адреса подключен к системной шине 46 адреса, второй входвыход второго блока 16 приемопередатчиков данных — к системной шине 47 данных, вход блока 17 передатчиков управляющих сигналов — к .шине 26 управления процессора 1.m, а выходы ввода, вывода, чтения и записи блока 17 передатчиков управляющих сигналов — соот- 10 ветственно к линиям системной шины

45 управления. Блок 18 подтверждения подключен к регистру 4 и микропроцессору 2, блок 19 арбитра — к линиям 37 занятости и 38 синхронизации, систем- 15 ная память 20 и ус гройства 21 вводавывода — к системным шинам 46 адреса,.

47 данных и 45 управления.

Блок 12 обмена (фиг. 2) содержит шесть элементов И 48-53, три элемента

ИЛИ 54-56, два элемента И-НЕ 57 и 58, три триггера 59-61 и четыре инвертора 62-65. Первые входы элементов И

48-51 подключены соответственно к выходам ввода, вывода, чтения и записи регистра 4, вторые входы элементов И 48 и 49 — к третьему выходу 31 дешифратора 8 адреса, вторые входы элементов И 50 и 51 — к первому выхо- 30 ду 35 коммутатора 13, Выходы элементов И 48-51 соединены с входами элемента ИЛИ 54, выход которого подклю- чен к информационному входу триггера

59 и к выходу внешнего обращения блока 12 обмена. Входы синхронизации триггеров 59 и 60 соединены с выходом инвертора 64, вход которого подключен к входу синхронизации триггера 61 и к линии 38 синхронизации. Прямой вы- 40 ход триггера 59 соединен с входом инвертора 62, с первым входом элемента

И-НЕ 57, с первым входом элемента

ИЛИ 55 и с первым входом элемента

И 52. Выход инвертора 62 подключен 45 к m-му входу 39.m запроса шины блока

19 арбитра, инверсный выход триггера

60 — к второму входу элемента И-НЕ 57 и к выходу 41 разрешения адреса и данных блока 12 обмена. Выход элемен-50 та И-НЕ 57 соединен с вторым входом элемента ИЛИ 55 и подключен к линии

36 общего запроса шины, выход элемента ИЛИ 55 соединен с первым входом элемента И 53, прямой выход триггера

60 — с входом инвертора 63, вторым входом элемента И 53, первым входом элемента И-НЕ 58, информационным входом и входом сброса триггера 61.

99 4

Выход инвертора 63 подкпичен к линии

37 занятости и к второму входу элемента И 52, вход инвертора 65 — к

m-

6) соединен с вторым входом элемента

И-НЕ 58, выход которого подключен к выходу 42 разрешения сигналов управления. блока 12 обмена.

Коммутатор 13 (фиг. 3) содержит четыре элемента И-НЕ 66-69, элемент

И 70, инвертор 71 и триггер 72. Первые входы элементов И-НЕ 66 и 67 подключены соответственно к первому и второму выходам 29 и 30 дешифратора

8 адреса, вторые входы элементов ИНЕ 66 и 67 и первый вход элемента ИНЕ 68 подключены к инверсному выходу триггера 72, выход элемента И-НЕ 66 соединен с первым входом элемента

И-НЕ 69 и вторым выходом 43 коммутатора 13. Выход элемента И-HE 67 соединен с вторым входом элемента ИНЕ 69 и третьим выходом 44 коммутатора 13, выход элемента И-НЕ 69 подключен к второму входу элемента ИНЕ 68, выход которого подключен к первому выходу 35 коммутатора 13 °

Вход инвертора 71 соединен с третьим выходом 31 дешифратора 8 адреса, выход инвертора 71 подключен к первому входу элемента И 70, второй вход которого соедннен с линией вывода шины

26 управления процессора 1.m, а выход подключен к четвертому выходу коммутатора 13 и к входу синхронизации триггера 72, информационный вход которого соединен с шиной 27 данных процессора 1.m. !

5 129 шения адреса и данных блока 12 обмена. Выходы элементов ИЛИ 76 и 77 соединены соответственно с входами инверторов 82 и 83, вьгход инвертора 82 соединен с информационным входом - триггера 79 и первым входом элемента

ИЛИ 78, а выход инвертора 83 — с информационным входом триггера 80 и вторым входом элемента ИЛИ 78, выход которого подключен к входу элемента

86 задержки и входу сброса триггера

81. Выход элемента 86 задержки соединен с входом синхронизации триггера 81, информационный вход которого подключен к линии 32 подтверждения выборки. Прямой выход триггера 81 соединен с выходом готовности блока 14 временного контроля и с входами синхронизации триггеров 79 и 80 прямые . выходы которых подключены к входам блока 87 передатчиков, а инверсные выходы соединены с входами элемента

И 75, выход которого подключен к входу 23 запроса прерывания блока 5 прерывания. Первый и второй входы элемента И-НЕ 85 подключены соответственно к выходу ввода регистра 4 и выходу инвертора 84, вход которого подключен к третьему выходу 31 дешифратора 8 адреса. Выход элемента ИНЕ 85 соединен с управляющим входом блока 87 передатчиков, выход которого подключен к шине 27 данных процессора l.m. !

Блок 19 арбитра (фиг. 5) содержитр (р = 4) инверторов 88,1-88.р, инвертор 89, 2р элементов И 90.1-90.2р, р элементов ИЛИ 91.1-91.р, НЕ 92.!в

92.р, И-НЕ 93.1-93.р, двоичный счетчик 94, дешифратор 95, переключатель

96 и генератор 97. Входы каждого из р инверторов 88.1-88.р соединены с входами 39.1-39.р запроса шины блока

19 арбитра, выход каждого и-го инвертора 88.n (n = 1,2,..., р-1) соединен с первым входом п-го элемента И-НЕ 93.п и первым входом (2n +

+ 1)-ro элемента И 90.2n+1. Выход р-го инвертора 88.р соединен с первым входом р-го элемента И-НЕ 93. р и с первым входом первого элемента

И 90.1, Выход каждого и-го элемента

ИЛИ 91,п соединен с вторым входом (2n+2)-ro элемента И 90.2п+2 и с входом n-ro элемента 92.п, Выход р-го элемента ИЛИ 91.р соединен с вторым входом второго элемента И

И 90.2 и входом р-го элемента HF.92.р

1999 6

40 триггера 101 — с первым входом элемента И !04, второй вход которого подключен к JIHHHH разрешения прерывания шины 25 управления микропроцессора 2, а выход — к информационному

45 входу триггера 102. Вход синхронизации второго триггера подключен к генератору 3, Прямой выход триггера

102 соединен с входом синхронизации регистра 99 кода прерывания и входом

50 инвертора 106„ выход которого соединен с входом синхронизации триггера

103, Инверсный выход триггера 102 подключен к входу сброса триггера

101, вход сброса триггера 103 соеди55 нен с выходом инвертора !07, вход которого соединен с первым входом эле5 !

О !

30 второй вход (2i-1)-го и первый вход

2i-го (i = 1,2,...,ð) элементов

И 90.2i-l и 90.2i подключены к i-му выходу дешифратора 95, выходы (2i1)-го и 2i-ro элементов И 90.2i-! и

90.2i подключены к входам i-го элемента ИЛИ 9l„i. Выход каждого i-ro элемента НЕ 92.i соединен с вторым входом i-го элемента И-НЕ 93,i, третий вход элементов И-НЕ 93.1-93.р подключен к линии 37 занятости и входу инвертора 89. Выходы элементов

И-НЕ 93.1-93„р подключены к выходам

40.1-40 ° р разрешения захвата шины блока 19 арбитра ° Счетный вход и вход сброса двоичного счетчика 94 подключены соответственно к выходам инвертора 89 и переключателя 96, а выходы двоичного счетчика 94 — к дешифратору 95. Выход генератора 97 соединен с линией 38 синхронизации °

Блок 5 прерывания (фиг. 6) содержит шифратор 98, регистр 99 кода прерывания, блок 100 передатчиков, три триггера 101-.103, два элемента И 104 и 105, два инвертора 106 и 107 и элемент ИЛИ 108, Входы шифратора 98 подключены к входам 23 запроса прерывания блока 5 прерывания, выходы шифратора 98 соединены с третьим входом первого элемента И и с информационными входами регистра 99 кода прерывания, выходы которого.соединены с блоком 100 передатчиков, подключенным к шине 22 данных микропроцессора 2. Вход синхронизации триггера 101 соединен с четвертым выходом коммутатора 13, а прямой выход мента ИЛИ 108„ с управляющим входом блока 100 передатчиков и выходом элемента И 105, первый и второй входы

12919 которого подключены соответственно к линии считывания шины 25 управления микропроцессора 2 и к выходу подтверждения прерывания регистра 4, Прямой выход триггера 103 соединен с вторым входом элемента ИЛИ 108, выход которого подключен к входу 34 запроса прерывания микропроцессора 2, Блок 11 формирования (фиг. ?) содержит два инвертора 109 и 110, эле- 10 мент ИЛИ-НЕ )11 и элемент И 112.

Вход инвертора 109 и первый вход элемента И 112 соединены соответственно с выходами вывода и записи регистра

4, первый вход элемента ИЛИ-HE 111 и вход инвертора 110 подключены к линии записи шины 25 управления микропроцессора 2, выходы инверторов 109 и

110 соединены соответственно с вторыми входами элемента ИЛИ-НЕ 111 и 20 элемента И 1)2, выходы которых подключены соответственно к линиям вывода и записи шины 26 управления процессора l.m.

I 25

Микропроцессор 2 (фиг. 8) содержит арифметико-логический блок 113, регистр-аккумулятор 114, блок 115 синхронизации и управления, дешифратор 116 инструкций, регистр 117 инструкций, блок 118 регистров, регистр 119 адреса, блок 120 приемопередатчиков данных, блок )21 передатчиков адреса. Арифметико-логический блок 1 13 соединен с регистром-аккумулятором 114 и информационной шиной

122 микропроцессора 2, к которой подключены регистр-аккумулятрр 114, регистр 117 инструкций, блок 1 20 приемопередатчиков данных, блок 118 регистров. Регистр 117 инструкций соединен с дешифратором 116 инструкций, который подключен к блоку 115 синхронизации и управления, соединенному с блоком 118 регистров, блоком 120 при- 45 емопередатчиков данных и блоком 121 передатчиков адреса. Выходы синхронизации, разрешения прерывания, считывания и записи блока 115 синхронизации и управления подключены к соответствующим линиям шины 25 управления микропроцессора 2, входы блока

l15 синхронизации и управления подключены к генератору 3, входу 34 запроса прерывания и входу готовности микропроцессора 2. Регистр 119 адреса соединен с блоком 118 регистров и с блоком 121 передатчиков адреса, выход которого подключен к шине 24

99 8 адреса микропроцессора 2. Вход 120 приемопередатчиков данных подключен к |пине 22 данных микропроцессора 2.

Блок 18 подтверждения (фиг. 9) содержит три элемента ИЛИ-НЕ 123125, элемент И-НЕ 126, два триггера

127 и 128, два инвертора 129 и 130 и передатчик 131. Первый вход элемента ИЛИ-НЕ 123 подключен к линии

32 подтверждения выборки и выходу передатчика 131, второй вход — к выходу 41 разрешения адреса и данных блока 12 обмена и управляющему входу передатчика 131. Выход элемента ИЛИНЕ 123 соединен с информационным входом триггера 127, вход синхронизации которого подключен к генератору 3 и входу инвертора 129, а выход— к первому входу элемента И-НЕ 126, второй вход которого соединен с выходом внешнего обращения блока 12 обмена, а выход — с входом готовности микропроцессора 2 и с информационным входом триггера 128. Вход передатчика 131 соединен с выходом готовности блока 14 временного контроля, выход инвертора 129 — с первым входом элемента ИЛИ-НЕ 124, второй вход которого подключен к линии записи шины 25 управления микропроцессора 2, а выход — к первому входу элемента

ИЛИ-НЕ 125, второй вход которого подключен к линии считывания шины 25 управления микропроцессора 2, а выход — к входу синхронизации триггера

128, вход сброса которого соединен с выходом инвертора 130, вход которого подключен к линии синхронизации шины 25 управления микропроцессора 2.

Инверсный выход триггера 128 подклю.чен к выходу сброса блока 18 подтверждения.

Устройство работает следующим образом.

Блок-схема микропроцессора 2 и принцип его работы соответствуют блок-схеме и принципу работы микропроцессора КР580ИК86. В исходном состоянии микропроцессор 2 процессора l.m начинает обращения к па-. мяти, область адресов которой соответствует или адресам внутренней памяти процессора,l.m, например постоянной памяти 6, или некоторой области адресов системной памяти 20.

Триггер 72 коммутатора 13 в исходном состоянии установлен в "0", что поэ10

f5

30

9 129 воляет микропроцессору 2 обращаться в укаэанной области адресов только к внутренней памяти процессора 1 ° m.

Микропроцессор 2 процессора l.m, начиная обрашения к ресурсам процессора l.m, к которым относятся постоянная 6 и оперативная 7 память процессора 1. m и внутренний порт ввода— вывода процессора l.m, а также к ресурсам устройства, к которым относятся системная память 20 и устройства

21 ввода-вывода, вьщает из блока 118 регистров через информационную шину

122 микропроцессора 2 и блок 120 приемопередатчиков данных на шину 22 данных микропроцессора 2 информацию состояния-, которая поступает на регистр 4 одновременно с сигналом синхронизации, выдаваемым микропроцессором 2 на соответствующую линию шины

25 управления микропроцессора 2.

По импульсу генератора 3 с помощью сигнала синхронизации указанная информация записывается в регистр 4 и в дальнейшем используется для управления, поступая в блоки процессора 1.т<т из регистра 4 с выходов чтения записи, ввода, вывода и подтверждения прерывания, так как это информация о предстоящих действиях микропроцессора

2 — о чтении или записи памяти, о вводе или выводе портов ввода-вывода, обработке запроса прерывания. Портом ввода-вывода могут являться как регистры устройства 21 ввода-вывода или внутренний регистр процессора

l.m имеющие каждый свой адрес на системной шине 46 адреса или шине

28 адреса процессора l.m, так и сам адрес, присвоенный устройствам 21 ввода-вывода, при обрашении по которому между процессором l,т и соответствующим устройством 21 ввода-вывода передача информации не производится, но воспринимая этот адрес,, данное устройство 21 ввода-вывода производит какие-либо внутренние операции.

Указанный внутренний порт вводавывода процессора l,m состоит из совокупности триггера 72 коммутатора

13, триггеров 79 и 80 блока 14 временного контроля и триггера 101 блока 5 прерывания, Одновременно с выдачей информации состояния микропроцессор 2 выдает адрес на шину 24 адреса из регистра 119 адреса через блок 121 пере1999 10 датчиков адреса,. С шины 24 адреса микропроцессора 2 через первый блок

10 передатчиков адреса адрес подается на шину 28 адреса ттроттессора 1.тп и далее на дешифратор 8 адреса, имеющий три выхода 29-31.

При обращениях микропроцессора 2 к постоянной памяти 6 процессора l.m на первом выходе 29 дешифратора 8 адреса выдается "1" (высокий уровень сигнала), при этом на втором выходе

30 выдается "0" (низкий уровень сигнала), При обращениях микропроцессора

2 к оперативной памяти 7 процессора

1.тп на втором выходе 30 дешифратора

8 адреса выдается "1", а на выходе

29 — "0", При обращениях микропроцессора 2 к системной памяти 20 на обоих выходах 29и 30 выдается "0".

При обращениях микропроцессора 2 к внутреннему порту ввода-вывода процессора l.m на третьем выходе 31 дешифратора 8 адреса выдается "0", а при обращениях к портам ввода-вывода устройств 21 ввода-вывода на этом выходе выдается "1".

Постоянная б и оперативная 7 память процессора l.m и системная память 20 могут находиться как в общем, так и в разобщенном адресном пространстве.

В первом случае часть адресов отдается постоянной б и оперативной 7 памяти процессора l.m, оставшаяся часть отдается системной памяти 20, при этом микропроцессор 2 лишается возможности обращаться к той части системной памяти 20, адреса которой заняты постоянной 6 и оперативной 7 памятью процессора l.m но в данной ситуации появляется возможность доступа к ресурсам устройства другим активным абонентом, в то время как микропроцессор 2 работает, например, с постоянной памятью 6 процессора 1.ттт или с оперативной памятью 7 процессора l.m. Активным абонентом может, например, являться подключаемый к устройству еще один процессор l.m+1.

Во втором случае все адресное пространство занимает системная память

20, при этом микропроцессор 2 получает доступ к допопнительной области системной памяти, но лишается возможности обращаться к постоянной б и и оперативной ? памяти процессора 1.m.

1291999!

Описанные возможности достигаются с помощью коммутатора 13 (фиг. 3). В случае общего адресного пространства микропроцессор 2 подает "0" на информационный вход триггера 72 с од- 5 ной из линий шины 27 данных процессора 1.ш, при этом на вход инвертора

71 подается "0" с третьего выхода 31 дешифратора 8 адреса, поскольку микропроцессор 2 обращается к внутрен- 10 нему порту ввода-вывода процессора

l.m, а на второй вход элемента И 70 подается сигнал с линии вывода шины

26 управления процессора 1.m что приводит к появлению положительного фронта на входе синхронизации триггера 72 и записи в него "0" ° Информация на шине 27 данных процессора

l.m выдается или считывается микропроцессором 2 через блок 9 приемо20 передатчиков и шину 22 данных микропроцессора 2.

При записи "0" в триггер 72 коммутатора 13 с его инверсного выхода 25 поступает "1" на вторые входы элементов И-НЕ 66 и 67 и на первый вход элемента И-НЕ 68. В данной ситуации работа коммутатора 13 определяется только комбинацией поступающих на 30 его входы сигналов с выходов 29 и

30 дешифратора 8 адреса. Комбинация

"10" приводит к появлению "0" на второй выходе 43 коммутатора )3, комбинация "01" — к появлению "0" на третьем выходе 44,комбинация "00"— к появлении "1" на первом выходе 35.

Первые две комбинации приводят к непосредственной выборке микропроцессором 2 соответственно постоянной 6 40 или оперативной 7 памяти процессора

l.m, и происходит обмен информацией.

Третья комбинация приводит к выборке микропроцессором 2 системной памяти

20, что осуществляется с помощью блока 12 обмена, для чего на эту схему подается сигнал с первого выхода

35 коммутатора 13.

Для разобщения адресного пространства внутренней памяти процессора

l,m и системной памяти 20 микропроцессор 2 записывает "1" в триггер 72 коммутатора 13. Процедура записи отличается только тем, что в этом случае на.информационный вход триггера

72 подается "1", при этом с инверсного выхода триггера 72 на элементы

И-НЕ 66-68 подается "0", в результате чего на всех выходах коммутатора появляется 1 вне зависимости от комбинаций сигналов на первых входах элементов И-НЕ 66 и 67, Это означает, что при обращениях микропроцессора 2 к памяти любые адресные комбинации приводят к выборке системной памяти

20, т.е. микропроцессором 2 может быть использовано все адресное пространство системной памяти 20.

С помощью блока 12 обмена (фиг. 2) процессор l.m получает возможность выхода на системные шины 45 управления, 46 адреса и 47 данных и, следовательно, доступ к ресурсам устройства: системной памяти 20 и устройствам 21 ввода-вывода. Исходным сигналом для начала захвата блоком 12 обмена системных шин 45-47 является сигнал высокого уровня с третьего выхода 31 дешифратора 8 адреса, подаваемый на вторые входы элементов И 48 и 49 блока 12 обмена, или сигнал высокого уровня с первого выхода 35 коммутатора 13. Выдача этих сигналов означает обращение микропроцессора

2 к внешним по отношению к процессору !.m ресурсам устройства — портам устройств 21 ввода-вывода или к системной памяти 20. При этом на первый вход одного из элементов И 48-51 подается соответственно один из сигналов с выходов ввода, вывода, чтения, записи регистра 4, куда микропроцессор 2 записал информацию состояния.

Совокупностью сигналов на элементах

И 48-51 через элемент ИЛИ 54 подается "1" на информационный вход триггера 59, который взводится по отрицательному фронту сигнала, поступающего с линии 38 синхронизации через инвертор 64 на вход синхронизации триггера 59.

При взведении триггера 59 через инвертор 62 подается "0" на один из входов 39.m запроса шины блока 19 арбитра и через элемент И-НЕ 57 на линию 36 общего запроса пины. Наличие "0" на этой линии означает, что по меньшей мере один активный абонент, подключенный к системной шине, выставил запрос шины, который подается этим абонентом на вход 39.m запроса шины блока 19 арбитра. Наличие "1" на линии 36 общего запроса шины означает, что нет ни одного активного абонента, который бы требовал захвата системной шины, или имеется только один, уже захвативший ее.

13 129

Принципиально возможно осуществить подключение к устройству р процессоров, при этом должны быть реализованы все связи указанных процессоров с системными шинами 45 управления, 46 адреса, 47 данных, с шиной 33 прерывания, с линиями 32 подтверждения выборки, 36 общего запроса шины, 37 занятости, 38 синхронизации и блоком

l9 арбитра, Блок 19 арбитра, принимая сигнал запроса шины от процессора l.m, выдает процессору l.m сигнал разрешения захвата шины, поступающий на вход инвертора 65 блока 12 обмена, с выхода которого "1" поступает на третий вход элемента И 52, на первый и второй входы которого поданы соответственно "1" с выхода триггера 59 и сигнал с линии 37 з,1нятости. При наличии "1" на этой линии, означающей, что системная шина не занята ни одним из активных абонентов, подключенных к ней, элемент И 52 через элемент ИЛИ 56 подает "1" на информационный вход триггера 60, который взводится также, как и триггер 59, отрицательным фронтом сигнала с линии 38 синхронизации, но как минимум периодом позже.

При наличии "0" на линии 37 занятости взведение триггера 60 происходит, когда системная шина освобождается, т.е. на линии 37 занятости появляется "1", При взведении триггера 60 через инвертор 63 выдается "0" на линию 37 занятости, что означает захват системной шины процессором

l.m. С инверсного выхода триггера 60

"О" подается на элемент И-НЕ 57, при этом, если ни один из других активных абонентов, кроме процессора l.m не вьдавал запроса шины, на линии 36 общего запроса шины появляется "1", которая поступает через элемент

ИЛИ 55 на первый вход элемента И 53, на второй вход которого подается "1" с прямого выхода триггера 60. С элемента И 53 через элемент ИЛИ 56 "1" подается на информационный вход триггера 60 до тех пор, пока на линии 36 общего запроса шины не появится "0", даже если триггер 59, с которого "1" также через элемент ИЛИ 55 подается на первый вход элемента И 53, сбросится после окончания обращения в результате снятия одного из сигналов управления на первом входе одного из

Через системные шины 46 адреса, 47 данных и 45 управления микропроцессор 2 процессора l.m производит обращение к системной памяти 20 или к устройствам 21 ввода-вывода. Выполнив требуемую микропроцессором операцию (чтение, запись, ввод, вывод), системная память 20 или устройство

21 ввода-вывода выдает сигнал низкого уровня на линию 32 подтверждения выборки. Сигнал с этой линии поступает в блок 18 подтверждения, с выхода которого вьдается сигнал на вход готовности микропроцессора 2.

Принимая этот сигнал, микропроцессор

2 заканчивает обращение и снимает сигнал считывания или записи с шины

25 управления, при этом с блока 18 подтверждения на регистр 4 подается сигнал сброса, что приводит к сня1999 (/ элементов И 48-51. Это обстоятельство позволяет исключить процедуру захвата системной шины„ которая заканчивается взведением триггера 60, когда отсутствуют другие абоненты, запрашивающие системную шину. При постоянно взведенном триггере 60 процессор l.m работает в монопольном режиме, не затрачивая времени на захват системной шины.

С инверсного выхода триггера 60 выдается сигнал через выход 41 разрешения адреса и данных блока 12 обмена на управляющие входы блока 15

15 передатчиков ацреса и блока 16 приемопередатчиков данных, через которые осуществляется связь шины 24 адреса и шины 22 данных микропроцессора 2 соответственно с системными шинами

46 адреса и 47 данных. С прямого выхода триггера 60 "1" подается на первый вход элемента И-НЕ 58 и на информационный вход сброса триггера 61, который взводится через полпериода импульсов на линии 38 синхронизации поспе триггера 60. Это обеспечивает необходимую задержку выдачи сигналов управления на системную шину 45 управления относительно выдачи адреса на системную шину 46 адреса, так как элемент И-НЕ 58 и триггер 61 формируют сигнал, который с выхода 42 разрешения сигналов управления блока

l2 обмена подается на управляющий вход блока 17 передатчиков управляющих сигналов, который осуществляет связь шины 26 управления процессора

l.m с системной шиной 45 управления. Ги!0 сигналоээ н» э!о!эных ээхоэп\х > t ментов И 48 — >1 блока 2 э бмь IT:э, э результате чего сбрасьпэаетс я сная;эл» триггер 59, затем триггеры 60 н 61, на линиях занятости обшего запроса шины и на выходе инвертора 62 устанавливается 1, снимается c игнал с выходов 41 разрешения адреса и цаиных и 42 разрешения сигналов управления.

Таким образом, микропроцессор 2 процессора 1,т отключается от системных шин 45 управления, 46 адреса и 47 данных.

Триггер 60 может и не сброситься после сброса триггера 59, если на линии 36 общего запроса шины сохраняется высокий уровень. В этом случае микропроцессор 2 процессора 1.m может повторить обращение сразу, не ожидая окончания процедуры захвата системной шины, как будто он обращается к постоянной 6 или оперативной

7 памяти процессора 1.m. Если к моменту начала этого обращения на линии 36 общего запроса шины появляется "0", то триггер 60 не сбрасывается, так как уже взводится триггер

59, с прямого выхода которого "1" через элемент ИЛИ 55 подается на эле30 мент И 53, что блокирует сброс триггера 60.

Блок 14 временного контроля (фиг. 4) осуществляет контроль времени обращения микропроцессора 2 к системной памяти 20 и к устройствам

21 ввода-вывода. Такой контроль по времени необходим для выявления аппаратных сбоев и программных ошибок 40 при обращениях по не существующим в данной компоновке устройства адресам, а также для устранения ситуации останова. В укаэанных случаях от системной памяти 20 или от устройства 45

21 ввода-вывода в блок 14 временного контроля не поступает сигнала с линии 32 подтверждения выборки, когда микропроцессор 2 обращается к ресурсам устройства. На первый вход элемента И 73 или И 74 блока 14 временного контроля в начале обращения поступает один из сигналов — чтение, запись, ввод, вывод, подаваемый низким уровнем с системной шины 45 управления. На вторые входы элементов

ИЛИ 76 и 77 подается "0" с выхода 41 разрешения адреса и данных блока 12 обмена, Таким образом, с выходов одо 9 !ь ного из инээерторов 82 и 83 через мимент 11ЛИ 78 подается "!" ээа элемент

86 задержки, вход сброса триггера

81, л также на информационные входы триггеров 79 и 80.

Если обр".ùåíèå не заканчивается за время, определяемое задержкой, например за 50 мкс, а это означает, что на одном из выходов элементов

И 73 и 74 сохраняется сигнал управления и что на линии 32 подтверждения выборки, сигнал с которой подается на информационный вход триггера

81, имеется высокий уровень, то сигнал с выхода элемента 86 задержки взводит триггер 81, прямым выходом которого взводится один из триггеров

79 или 80, на информационном входе которого имеется "I" . С инверсиых выходов триггеров 79 и 80 через элемент И 75 выдается запрос прерывания на один из входов 23 запроса прерывания блока 5 прерывания. Прямые выходы триггеров 79 и 80 через блок 87 передатчиков соединены с шиной 27 данных процессора 1.m, Г прямого выхода триггера 81 через выход готовности блока 14 временного контроля сигнал готовности выдается в блок 18 подтверждения, который, получив этот сигнал, формирует сигнал, подаваемый на вход готовности микропроцессора 2. Микропроцессор 2 заканчивает обращение, хотя оно и не состоялось, при этом блск 18 подтвер-. ждения сбрасывает регистр 4, после чего блок 12 обмена отключает микропроцессор 2 от системной шины.

Обрабатывая запрос прерывания от блока 14 временного контроля, микропроцессор 2 обращается к внутреннему порту ввода-вывода процессора 1.m u считывает состояние триггеров 79 и

80 через блок 9 приемопередатчи ков данных. При этом считывании с регистра 4 на вход блока 14 временного контроля подается сигнал ввода с регистра 4, а с дешифратора 8 адреса— сигнал выборки, выдаваемый с третьего выхода 31 низким уровнем.

Элемент И-НЕ 85 и инвертор 84 формируют сигнал, подаваемый на управляюший вход блока 87 передатчиков, который выдает состояние триггеров

79 и 80 на шину 27 данных процессора, при этом взведение триггера 79 означает, что произошла ошибка обращения к системной памяти 20, а взведение

1291999

17 триггера 80 — что произошла ошибка обращения к устройствам 21 ввода-вывода. Таким образом, микропроцессор

2 может локализовать причину ошибки и перейти на диагностическую подпрограмму.

Если обращение микропроцессора 2 заканчивается раньше времени, определенного элементом 86 задержки, на вход сброса триггера 81 с элемента

ИЛИ 78 подается "0", при этом на информационный вход триггера 81 перед окончанием обращения подавался "0" с линии 32 подтверждения выборки.

Таким образом, при отсутствии ошибок обращения триггер 81 не взводится.

Установка триггеров 79 и 80 в исходное состояние может осуществляться схемно или программно, Блок 11 формирования (фиг. 7) осуществляет формирование и выдачу на шину 26 управления процессора I.m управляющих сигналов вывода и записи.

На вход инвертора 109 и первый вход элемента И 112 с регистра 4 подаются соответственно сигналы вывода и записи с соответствующих выходов регистра 4. Указанные сигналы перед выдачеи их на шину 26 управления процессора I.m стробируются сигналом записи, подаваемым на блок 11 формирования с шины 25 управления ми