Устройство для реализации быстрых преобразований в базисах дискретных ортогональных функций

Устройство для реализации быстрых преобразований в базисах дискретных ортогональных функций

Иллюстрации

Показать все

Реферат

 

) Изобретение относится к области вычислительной техники и может быть использовано при решении задач фильтрации и идентификации сигналов. Целью изобретения является расширение функциональных возможностей устройства за счет вычисления быстрых преобразований в базисах дискретных ортогональных функций по произвольноNiy основанию. По сравнению с прототипом в предлагаемом устройстве дополнительно реализуются преобразования в часто используемых базисах функций Виленкина-Крестенсона (ВКФ), усеченных функций Виленкина-Крестенсона (УВКФ). Устройство содержит блок оперативной памяти, блок постоянной памяти, арифметический блок, блок коммутаторов, первый регистр сдвига, пересчетный блок, счетчик итераций, коммутатор, группу элементов И, генератор синхроимпульсов, регистр сдвига, введены; сумматор, регистр хранения, умножитель комплексных чисел и вход задания кода основания преобразования. Применение предлагаемого устройства позволяет оптимально подобрать длину входной выборки за счет изменения основания преобразования при обра- |ботке сигналов, а также приводит к расширению реализуемых ортогональйых преобразований, используемых при идентификации и определении характеристик сигналов. 5 ил. 13 сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 F 15 332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21 ) 3879 1 76/24-24 (22) 29,03,85 (46) 23.02.87. Бюл. Р 7 (71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им. В.И. Ленина (72) А.Н ° Карташевич и M,Ñ, Курлянд (53) 681.32(088,8) (56) Авторское свидетельство СССР

)1 752347в кл. G 06 F 15/31 ° 1978.

Авторское свидетельство СССР

У 1115060, кл. G 06 F 15/332, 1983. (54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРЫХ ПРЕОБРАЗОВАНИЙ В БАЗИСАХ ДИСКРЕТНЫХ ОРТ010НАЛЬНЫХ ФУНКЦИЙ (57) Изобретение относится к области вычислительной техники и может быть использовано при решении задач фильтрации и идентификации сигналов. Целью изобретения является расширение функциональных возможностей устройства за счет вычисления быстрых преобразований в базисах дискретных ортогональных функций по проиэвольному основанию. По сравнению с прототипом в предлагаемом устройстве дополнительно реализуются преобразования в часто используемых базисах функций Виленкина-Крестенсона (ВКФ), усеченных функций Виленкина-Крестенсона (УВКФ) ° Устройство содержит блок оперативной памяти, блок постоянной памяти, арифметический блок, блок коммутаторов, первый регистр сдвига, пересчетный блок, счетчик итераций, коммутатор, группу элементов И> генератор синхроимпульсов, регистр сдвига, введены: сумматор, регистр хранения, умножитель комплексных чисел и вход задания кода основания преобразования, Применение предлагаемого устройства позволяет оптимально подобрать длину входной выборки за счет изменения основания преобразования при обра ботке сигналов, а также приводит к расширению реализуемых ортогональйых преобразований, используемых при идентификации и определении характеристик сигналов. 5 ил.

1292005

Изобретение относится к цифровой вычислительной технике и может быть использовано при решении задач фильтрации и идентификации сигналов, Цель изобретения — расширение 5 функциональных воэможностей устройства эа счет вычисления быстрых преобразований в базисах дискретных ортогональных функций по произвольному основанию. !

О

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — функционапьная схема арифметического блока; на фиг, 3 — функциональная схема пересчетного узла; на фиг, 4 — схема элементарной ячейки двоично-r-ичного сумматора (r — основание); на фиг. 5структура пересчетного блока, Устройство содержит блок l оперативной памяти, блок 2 постоянной памяти, арифметический блок 3, группу 4 коммутаторов, первый регистр 5 сдвига„ пересчетный блок б., счетчик

7 итераций, коммутатор 8, группу 9 элементов И, генератор 10 синхроимпульсов, второй регистр 11 сдвига, сумматор 12, регистр 13 хранения, умножитель 14 комплексных чисел.

Входы устройства Х, Х, и X

30 соответственно первый, второй и третий входы задания режима устройства, Х вЂ” вход задания основания системы з счисления „Y, — выход устройства.

/ рифметический блок (фиг. 2) содержит узел 15 буферной памяти, умножитель 16 комплексных чисел арифметического блока, накапливающий сумматор 17 комплексных чисел, первый 18 и второй 19 узлы пересчета, !0 узел 20 постоянной памяти, первый

21, третий 22 и второй 23 элементы И, элемент ИЛИ 24, формирователь 25 длительности импульсов, триггер 26, информационный вход Х5, вход Хб сигнала управления памятью„ первый Х7 и второй ХЯ входы синхроимпульсов, вход Х9 кода основания системы счисления r, выход У2 арифметического блока, 50

Пересчетный узел состоит иэ двоичного счетчика 27, группы 28 сумматоров по модулю два, элемента ИЛИ 29.

Элементарная ячейка двоично-r-ичного сумматора содержит первый 30 и второй 5

31 сумматоры„ коммутатор 32 и элемент ИЛИ 33, Пересчетный блок б содерхлт пересчетный узел 34, В-триггер 35, нос-. ледовательную цепочку пересчетных узлов Зб и 37, счетный вход Х10, вход

Х l основания системы счисления .. Количество пересчетных узлов цепочки п-1, n=log N, где N — объем исходного массива, Пер е счетный уз ел двои чно-r-ично го пер есчетного блока 6 содержит k-разрядный двоичный счетчик 27 (где k=

=1о8 т „„,; т„,„, — максимальное из используемых в устройстве оснований), двоичный код на выхоце которого выражает г-ичнyю разрядную цифру в двоичном коде, схему сравнения на группе 28 из k сумматоров по модулю два и 1-входовый элемент ИЛИ 29, на выходе которого формируется сигнал

r-ичного переноса !этим же сигналом сбрасывается k ðàçðÿäíûé двоичный счетчик 27), Сигнал r-ичного переноса формируется путем поразрядного сравнения двоичного кода на выходе счетчика 27 с двоичным кодом числа r задаваемым по входу Xll, l

Пересчетиые узлы двоично-r-ичного пересчетного блока соединены между собой так, что выход переноса узла пересчета 1-го разряда подключен к тактовому входу узла пересчета (+

+1)-го разряда, Между первым 34 и вторым Зб r-ичными разрядами пересчетного блока б включен триггер 35 в счетном режиме (фиг. 5) . Выходы переноса пересчетного блока 6 представляют собой группу выходов переноса пересчетных узлов, начиная с второго, первый выход — выход три ггера, Информаци.Э онный выход представляет собой груп- пу выходов разрядов пересчетного блока, Входы Хll пересчетных узлов (фиг. 3) в пересчетном блоке 6 поразрядно соединены. и являются входом коэффициента пересчетного блока б, Первым регистр 5 сдвига содержит

n-l двоичных разрядов и, как и в известном устройстве, выполнен таким образом, что при подключении к входу направления сдвига. потенциала логического "0н разряды регистра сдвига устанавливаются в состояние логического "0", разряды регистра сдвига— в состояние логической "1", причем в старший разряд регистра по приходу тактового импульса записывается нулевая информация со сдвигом ранее запи1 29? 005 санной информации в сторону мпадптих разрядов, При подключении к входу направления сдвига потенциала логической 1 разряды регистра устанавливаются в состояние логического "0, причем в регистр со стороны младшего разряда по приходу тактового импульса осуществляется запись логической "1" со сдвигом ранее записанной информации в сторону старших разрядов.

Группа 4 коммутаторов содержит

kn селекторов на три канала (п групп, содержащих по k селекторов), Причем

1-й выход первого T è÷íîãî разряда пересчетного блока 6 (1

r-ичного разряда, начиная с второго разряда, — к первому входу i-ro селектора j-й группы и третьему входу

i-го селектора (j+1)-й группы (1

<и- i ) селекторов, К третьему входу

i-го селектора j-й группы селекторов подключен i-й выход первого r-ичного разряда пересчетного блока 6, первые входы n — и группы селекторов подключаются к логическому уровню 0 .

Первые управляющие входы селекторов j-й группы объединены и подключены к выходу j — го разряда первого регистра 5 сдвига (l< j <и- l ), второй управляющий вход — к выходу (j 1)-го разряда, причем первые управляющие входы и-й группы селекторов и вторые управляющие входы первой группы селекторов подключены соответственно к логическим уровням "1" и "0", Двоично-r-ичный сумматор 12 представляет собой группу из и элементарных ячеек (фиг. 4), каждая из которых содержит первый и второй двоичные k-разрядные сумматоры 30 и 31, коммутатор 32 и элемент ИЛИ 33, По входам Х13 и Х14 на первый сумматор

30 поступают двоичные коды двух

r-ичных цифр. Вход Х12 является входом переноса гервого сумматора 30 и служит входом переноса элементарной ячейки двоично-r-ичного сумматора.

Параллельный выход первого сумматора 30 подключен к первому входу второго сумматора 31, на второй (инверсный) вход сумматора по входу Х15 поступает двоичный код числа r, Входы элемента ИЛИ 33 подключены к выходам переноса первого 30 и второго 31 сумматоров. Выход элемента

ИЛИ 33 является выходом переноса элементарной ячейки двоично-r-ичного сумматора и подключен к управляющему входу коммутатора 32, на входы которого заведены выходы первого

30 и второго 31 сумматоров ° При состоянии логического Он на управляющем входе коммутатора 32 на выход передается информация с выхода первого сумматора 30, при состоянии логической "1 — с выхода второго сумматора 31. Выход коммутатора 32 является информационным выходом элементарной ячейки двоично-r — ичного сумматора 12 °

Вход переноса элементарной ячейки первого разряда двоична-r H÷íîão сумматора подключен к логическому "0". Элементарные ячейки соединены одна с другой таким образом, что

20 вход переноса элементарной ячейки (i+I)-ro разряда, эа исключением первого разряда, подключен к выходу переноса элементарной ячейки i-го разряда. Двоично-r-ичный регистр !1 сдвига представляет собой группу иэ

k п-разрядных двоичных регистров сдвига, причем в i-й (l i k) n-разрядный регистр записываются только

1-е двоичные разряды п †разрядно

30 r-ичного числа, Умножитель 14 комплексных чисел предназначен для выполнения операции умножения двух комплексных чисел, причем операция умножения вы35 полняется при уровне логической 1 на управляющем входе; при уровне логического "0 на управляющем входе операция умножения не выполняется, В последнем случае на выход умножи40 теля передается информация с выхода блока 1 оперативной памяти, поступающая по второму входу умножителя 14.

Счетчик 7 итераций — двоичный

45 счетчик разрядностью m, где m=log.n, Группа 9 элементов И содержит m элементов И, причем первые входы элементов И соединены и являются первым входом, на вторые входы подается по50 разрядная информация с выхода счетчика 7 итераций, (n-1)-входовый коммутатор 8 управляется параллельным выходом группы 9 элементов И.

Генератор 10 синхроимпульсов генерирует две последовательности импульсов, причем частота импульсов на первом выходе генератора в r иаэс раз больше частоты импульсов с второго выхода, Первый 18 и второй 19

1292005 пересчетные узлы представляют собой элементарнь е ячейки двоично-7-ичногo пересчетного блока (фиг, 3), Первый выход узлов 18 и 19 пересчета представляет собой группу выходов двоичных разрядов элементарной ячейки, второй выход — выход переноса.

Устройство для реализации быстрых преобразований в базисах дискретных !О ортогональных функций по произвольному основанию предназначено для вычисления вектора

С =-F. Х, 1

И 15 т где Х =- (Х,, Х...,,, Х, ) — вектор размером N, представляющий исходные данные;

С = (С,, С..., ., С„„) — вектор размером М, представляю- 20 щий данные после преобразования;

Е„- матрица дискретных эксионенциальных функций (ДЭФ) с элементами 2;5

24> е„= ехр(-j — р q) р,

Виленкина-Крестенсона {УВКФ)„ матрица ДЭФ вычисляется как произведение двух матриц: 35 в базисе ДЭФ в базисах ВКФ и УВКФ

Е = т Е где ń— матрица зксионенциальных щ коэффициентов;

Е, — матрица элементарного ггреобразования; единичная матрица.

Устройство работает следующим образом.

При реализации быстроro преобразования в базисе ДЭФ на входах Хl, Х2 и Х4 устройства установлен код

101. На вход ХЗ подан двоичный код числа r, Исходный массив длиной N занесен в блок 1 оперативной памяти в r-ично-инверсном порядке. В исходном состоянии пересчетный блок 6, счетчик 7 итераций, второй регистр

11 сдвига, регистр 13 хранения и первый регистр 5 сдвига обнулень1.

Серия импульсов с второro выхода генератора 10 синхроимпульсов поступает на тактовый вход иересчетного блока 6, на информационном выходе которого формируется исходный двоично-г-ичный ко I на первом выходе сигнал управления записью/считы-;— ванием блока оперативной памяти.

На управляющем входе коммутатора

8 задан нулевой код, (элементы И группы 9 закрыты) и к тактовым входам счетчика 7 итераций и первого регистра 5 сдвига подключен выход переноса элементарной ячейки старшего r-ичного разряда пересчетного блока 6. При этом на выходах двоичных разрядов сче чика 7 итераций формируется двоичный код номера итерации, а в первый регистр 5 сдвига со стороны младшего разряда заносится логическая " 1" со сдвигом ранее записанной информации в сторону старших разрядов.

Сигналы с параллельного выхода первого регистра 5 сдвига, поступая на управляющие входы селекторов группы 4 коммутаторов, преобразуют исходный двоичный код с параллельного информационного выхода пересчетного блока 6 в двоичный код адреса записи и считывания операндов для определенной итерации преобразования с замещением и прореживанием по времени.

Двоичный код с параллельного выхода счетчика 7 итераций поступает на упр авляющий вход второ ro регистра 11 сдвига, на выходе которого в зависимости от номера итерации исходного двоичного кода с информационного выхода пересчетrior о блока 6 формируется ядро для вычисления с помощью сумматора 12 и регистра 13 хранения .Ф када адреса множителей, извлекаемых из блока 2 постоянной памяти, Причем на первой итерации преобразования и-разрядный регистр 11 сдвига осуществляет сдвиг информации, поступающей

iio информационному входу на п разрядов в сторону старших разрядов, на второй итерации — на (и-!) разрядов, на третьей — иа (n-2,! и т.д, Считывание из блока 1 оперативной памяти осуществirreTcH по ниэкому логическому уровню сигнала управлевия записью/считыванием, поступающему с первого выхода пересчетного блока 6, запись — по высокому логическому уровню.

В р ежиме c÷èòbiâÿrrrrÿ умножитель

14 комплексных чисел производит умножение первых г операндов, из влекаемых из блоха 1 оперативной памяти, ! 292005 на множители, извлекаемые из блока

2 постоянной памяти, полученные произведения заносятся в узел буферной памяти арифметического блока 3, В режиме записи арифметический блок производит элементарные преоб— разования, над полученными ранее произведениями и заносит в блок 1 оперативной памяти на место ранее извлеченных операндов новые операнды согласно алгоритму замещения.

Экспоненциальные множители хранятся в блоке 2 постоянной памяти (отдельно синусы и косинусы), причем 15 область памяти, в которой хранятся множители для выбранного r определяется управляющим входом блока 2 постоянной памяти, комплексные операнды хранятся в блоке 1 оперативной 2р памяти отдельно как значения их действительной и мнимой частей. Регистр

13 хранения обнуляется переходом сигнала записи/считывания из низкого логического уровня в высокий. 25

После записи в блок 1 оперативной памяти первых r новых операндов про— изводится считывание очередных r операндов и занесение в арифметический блок 3 r произведений операндов:@ на соответствующие им экспоненциальные множители, извлекаемые из блока

2 постоянной памяти, после чего в арифметическом блоке 3 производятся элементарные преобразования и в блок

1 оперативной памяти заносятся оче- редные r новых операндов на место ранее извлеченных.

После окончания первой итерации сигналом переноса старшего разряда 4р пересчетного блока 6 в первом регистре 5 сдвига происходит сдвиг информации в сторону старших разрядов с занесением "l в младший разряд, содержимое счетчика 7 итера- . 4 ций увеличивается на единицу и устройство переходит к выполнению следующей итерации преобразования.

При реализации быстрого преобразования в базисе ВКФ на входах Xl, Х2 и Х4 устройства установлен код

000, Исходный массив длиной N занесен в блок 1 оперативной памяти в прямом порядке, Таким образом, при выполнении преобразования в базисе

ВКФ работа устройства отличается от работы при выполнении преобразования в базисе ДЭФ только порядком расположения исходной информации в блоке 1 р 1

t е 1В-thesis

W< ! 2(г-n р

W, Wo 1г- г г оперативной памяти, отсутствием операции умножения на экспоненциапьные множители в режиме считывания и работой первого. регистра 5 сдвига.

В данном случае в исходном состоянии. разряды первого регистра 5 сдвига устанавливаются в состояние логической

"1, причем в старший разряд регистра по приходу тактового импул са на тактовый вход осуществляется запись нулевой информации со сдвигом ранее записанной информации в сторону младших разрядов °

При реализации быстрого преобразования в базисе УВКФ на входах Х1, Х2 и Х4 устройства установлен код

О!О. Исходный массив длинной N занесен в блок 1 оперативной памяти в прямом порядке. При выполнении преобразования в базисе УВКФ работа устройства отличается от работы устройства при выполнении преобразования в базисе ВКФ тем, что количество выполняемых элементарных преобразований уменьшается с увеличением номера итерации, Это осуществляется следующим образом. Двоичный код с выхода счетчика 7 итераций через группу И 9 элементов (на вход Х2 подана логическая

"1") поступает на управляющий вход коммутатора 8. В результате на первой итерации к тактовым входам первоro регистра 5 сдвига и счетчика 7 итераций подключен выход перенОса элементарной ячейки старшего разряда пересчетного блока 6, На последующих итерациях номер разряда пересчетного блока 6, чей выход переноса коммутатором 8 подключается к тактовым выходам первого регистра 5 сдвига и счетчика 7 итераций, уменьшается на единицу от итерации к итерации, Арифметический блок 3 (фиг. 2) предназначен для выполнения элементарного дискретного преобразования, которое заключается в умножении матрицы столбца иэ r элементов на квадратную матрицу Е, элементарного преобразования по модулю r:

1292005 ческий уровень, нне на тактовый

18 лсресчета го ронизации Х8 ари через третий эле

ИЛИ 24 тактовых выхода генер атор

40 !

23 где И ехр (- j — ) . т

-- Арифметический блок 3 работает следующим образом.

В исходном состоянии первый 18 и второй 19 узлы пересчета, накапливающий сумматор 17 комплексных чисел и триггер 26 обнулены,, По входу кода основания системы счисления арифметического блока (X9) задается двоичный код числа г, по которому устанавливается режим счета узлам

18 и 19 пересчета и выбирается область памяти узла 20 постоянной памяти, в которой хранятся экспоненциальные коэффициенты для элементарного преобразования (отдельно синусы и косинусы для выбранного r) °

По низкому логическому уровню сигнала записи/считывания, поступающему по входу арифметиче ско го блока

3 (Х6), в узел 15 буферной памяти по адресу с выхода первого узла

18 пересчета записываются с выхода умножителя 14 комплексных чисел первые r произведении операндов, извлеченных из блока 1 оперативной памяти, и соответствующих им экспоненциапьных множителей, извлеченных из блока 2 постоянной памяти. При низком логическом уровне сигнала записи/считывания на тактовый вход первого узла 18 пересчета по первому тактовому входу Х7 через второй элемент И 23 и элемент ИЛИ 24 подаются тактовые импульсы с второго выхода генератора 10 синхроимпуль"оа. В этом случае адресация узла

l5 буферной памяти производится в такт адресации блока 1 оперативной памяти.

При переходе устройства в режим записи в арифметический блок по входу Х6 на управляющий вход узла 15 буферной памяти подается высокий логический уровень, в результате чего узел 15 буферной памяти переходит в режим считывания. Этим же уровнем открывается первый элемент

И 21, через который на вход формирователя 25 длительности импульсов подаются тактовые импульсы по входу

Х7 с второго выхода генератора 10 синхроимпульсов, HR выходе триггера

26 по заднему фронту первого же короткого импульса с выхода формирователя 25 формируется высокий логираэрсщающий прохождевход первого узла второму входу сикхфме ти че с ко ro блока мент И 22 и элемент импульсов с первого а I 0 синхроимпуль со в, По первому тактовому импульсу ервый узел !Я пересчета формирует код адреса сомножителей первого произведения, хранящегося в узлах 20 постоянной памяти и 15 буферной памяти. Оба комплексных числа перемножаются в умножителе 16 комплексных чисел арифметического блока. Полученное произведение суммируется в накапливающем сумматоре комплексных чисел с ранее накопленной информацией (на первом такте с нулевой информацией)., Эта процедура повторяется r раэ, после чего накопленная в накапливающем сумматоре 17 комплексных чисел информация по выходу У2 записывается в блок 1 оперативной памяти на место ранее извлеченного первого операнда, сигнал переноса с второго выхода первого узла 18 пересчета обнуляет накапливающий сумматор 1 7 комплексных чисел и прирашивает на единицу содержимое узла 19 пересчета. Арифметичесч:и блок переходит к вычислению следующего нового операнда для блока ! оперативной памяти, После вычисления и занесения в блок 1 оперативной памяти r операндов rro сигналу переноса второго узла

19 пересчета, поступающему на тактовый вход триггера 26, в триггер запи сывается нулевая информация, в резунл ьт ате че го арифме тиче ский блок подготавливается к приему новых r произведений и вы;-ислению очередных

r операндов для бт,-",с"-. оперативной памяти 1, Ф о р м у л а и э о б р е т е н и я

Устройство д1 я реализации быстрых преобразований в базисах дискретных ортогональных функций, содержащее блок оперативной памяти, блок постоянной памяти, группу коммутаторов, первый и второй регистры сдвига, счетчик итерации, коммутатор, группу элементов И, генератор синхроимпульсов, причем гругпа адресных входов блока оперативной памяти сое1292005

12 динена с выходами коммутаторов группы, к управляющим входам которых под— ключен информационный выход первого регистра сдвига, тактовый вход которого соединен со счетным входом счет- 5 чика итераций и с выходом коммутатора, группа управляющих входов коммутатора подключена к выходам элементов И группы, первые входы которых соединены с информационными выходами О счетчика итераций, вторые входы элементов И группы объединены и являются первым входом задания режима устройства, вход кода сдвига первого регистра сдвига подключен к второму входу задания режима устройства, входы кода сдвига второго регистра сдвига подключены к выходу регистра итераций, о т л и ч а ю щ е е с я тем, что, с целью расширения функ- 20 циональных возможностей устройства за счет вычисления быстрых преобразований в базисах дискретных ортогональных функций по произвольному основанию, в него введены сумматор, регистр хранения, умножитель комплексных чисел, пересчетный блок, арифметический блок, который содержит узел буферной памяти, умнолмтель комплексных чисел, накапливающий ЗО сумматор комплексных чисел, первый и второй узлы пересчета, узел постоянной памяти, первый, второй и третий элементы И, элемент ИЛИ, формирователь длительности импульсов, 35 триггер, причем информационный вход узла буферной памяти соединен с выходом умножителя комплексных чисел, выход узла буферной памяти соединен с первым входом умножителя комплекс- 40 ных чисел арифметического блока, второй вход умножителя комплексных чисел арифметического блока соединен с выходом узла постоянной памяти, первая группа адресных входов которо- 45 го соединена с входами коэффициента пересчета первого и второго узлов пересчета и подключена к входам задания основания системы счисления устройства, первый вход первого эле- 5р .мента И соединен с входом эаписи/считывания узла буферной памяти, с инверсным входом второго элемента И и подключен к первому выходу пересчетного блока, выходы второго и 55 третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен со счетным входом первого узла пересчета и с входом сил сронн

3 ации накапливающего сумматор а комл1лексных чисел, выход переполнения первого узла пересчета подключен к входу обнуления накапливающего сумматора комплексных чисел и счетному входу второго узла пересчета, выход переполнения которого соединен с вхо— дом синхронизации триггера, выход триггера подключен к первому входу третьего элемен а И, второй вход которого подключен к первому выходу генератора синхроимпульсов, второй вход -первого и прямой вход второго элементов И подключены к второму выходу генератора синхроимпульсов, выход первого элемента И подключен к входу формирователя длительности импульсов, выход которого соединен с входом установки в "1" триггера, информационный вход триггера подключен к входу нулевого потенциала устройства, информационные выходы первого узла пересчета подключены к адресным входам узла буферной памяти и к второй группе адресных входов узла постоянной памяти, информационные выходы второго узла пересчета соединены с третьей группой адресных входов узла постоянной памяти, выход умножителя комплексных чисел арифметического блока соединен с информационным входом накапливающего сумматора комплексных чисел, выход которого подключен к информационному входу блока оперативной памяти и к выходу устройства, вход синхронизации регистра хранения и счетный вход пересчетного блока подключены к второму выходу генератора синхроимпульсов, вход обнуления регистра хранения и вход записи/считывания блока оперативной памяти подключены к управляющему входу. пересчетного блока, информационные выходы пересчетного блока подключаются к информационным входам коммутаторов группы и второго регистра сдвига, выходы переноса пересчетного блока подключаются к информационным входам коммутатора, входы коэффициента пересчета пересчетного блока, входы основания системы счисления сумматора и первая группа адресных входов блока постоянной памяти подключены к входам задания основания системы счисления устройства, вторая .группа адресных входов блока постоянной памяти и входы первого слагаемого сумматора соеI 292005 динены с выходами регистра хранения, информационный вход которого подклю— чен к выходу сумматора, вход второго слагаемого которого соединен с выхо— дом второго регистра сдвига, управляющий вход умножителя комплексных чисел является третьим входом задания режима устройства, причем пересчетный блок содержит счетный триггер и и гересчетных узлов, каждый из которых содержит счетчик, группу сумматоров по модулю два, элемент ИЛИ, причем информационный выход счетчика является информационным выходом пересчетного узла, первые входы сумматоров по модулю два группы подключены к информационным выходам счетчика, входы коэффициента пересчета пересчетного узла подключены к вторым входам сумматоров по модулю два группы, выходы которых подключены к входам элемента ИЛИ, инверсный выход которого соединен с,входом обнуления счетчика и с выходом переноса пересчетного узла, счетный вход счетчика является счетным входом пересчетного узла, счетный вход первого пере счетно го узла соединен со счетным входом пересчетного блока, выход переноса первого пересчетного узла подключен к входу счетного триггера, вь:ход котороro соединен с управляю1дим выходом пересчетного блока и со счетным входом второго пересчетного узла, выходы переноса пересчетных узлов, начиная с второго, соединены соответственно с выходами переносов пересчетного блока, причем выход переноса i-го пересчетного узла (2с сп-1) соединен со счетным входом (i+1)-го пересчетного узла, информационные выходы всех пересчетных узлов являются информационными выхо20 дами пересчетного блока, входы коэффициентов пересчета всех пересчетных узлов подключены к входам коэффициента пересчета пересчетного бло1292005

Составитель В, Коря ковцев

Редактор В, Петрам Техред П.Серпюкова; Корректор А, Обручар

Заказ 273/49 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау|пская наб., д, 4/5

Производственно †полиграфическ предприягие, г, Ужгород, ул, Проектная, 4