Устройство для измерения временных интервалов

Устройство для измерения временных интервалов

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано при создании измерителей частотно-временных параметров сигнала на основе преобразователей моментов времени в код, в частности в измерите , их временнъ х интервалов и синхронометрах. Цель изобретения - повышение быстродействия и точности измерения - достигается за счет того, что интерполяцию производят в несколько циклов . При этом в каждом последующем цикле происходит уточнение результатов предьщущих циклов. Для этого в устройство введены делитель 10 частоты, ключ 3, формирователь 11 кодов и вычислительный блок 12. Кроме , устройство содержит формирователь 1 импульсов, генератор 2 импульсов опорной частоты , резистор 4, накопительный конденсатор 5, переключатель 6 тока, источники 7 и 8 тока, компаратор 9, вход 13 устройства. Функциональные схемы формирователя импульсов, формирователя кодов и вычислительного блока приводятся в описании изобретения . 6 ил. {Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 С 04 F 10/04

>

/ «4

7 с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К ASTOPCHOMV СВИДКт ЛЬСтаМ (21) 3907870/24-21 (22) 11.06.85 (46) 28.02.,87. Бюл. К 8 (71) Институт электроники и вычислительной техники АН ЛатвССР (72) Ю.Н ° Артюх и В.Ю. Ведин (53) 621.317.77 (088.8) (56) Авторское свидетельство СССР

Ф 855995, кл. G 04 F 10/04, 1981.

Сагу D. Sasaki and Ronald С.

Iensen. Automatic Measurements with а High — Perfomance Universal Counter — Hewlett — Packarol.. — 1980, N 9, р. 21-31. (54) УСТРОЙСТВО ДЛЯ:ИЗМЕРЕНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ (57) Изобретение может быть использовано при создании измерителей частотно-временных параметров сигнала на основе преобразователей моментов времени в код, в частности в измери„„SU„,, 1293692 A 1 те. -x временных интервалов и синхронометрах. Цель изобретения — повышение быстродействия и точности измерения — достигается за счет того, что интерполяцию производят в несколько циклов. При этом в каждом последующем цикле происходит уточнение результатов предыдущих циклов.

Для этого в устройство введены делитель 10 частоты, ключ 3, формирователь 11 кодов и вычислительный блок 12. Кроме то.о, устройство содержит формировател - 1 импульсов, генератор 2 импульсов опорной частоты, резистор 4, накопительный конденсатор 5, переключатель 6 тока, O источники 7 и 8 тока, компаратор 9, 9 вход 13 устройства. Функциональные схемы формирователя импульсов, формирователя кодов и вычислительно- С

ro блока приводятся в описании изобретения. б ил.

1 129

Изобретение относится к измерительной технике и может быть использовано при создании измерителей частотно-временных параметров сигнала на основе преобразователей моментов времени в код, в частности в измерителях временных интервалов и синхронометрах.

Цель изобретения — повышение быстродействия и точности измерения за счет того, что интерполяцию производят в несколько циклов, причем в каждом последующем цикле происходит уточнение результата предыцущих циклов интерполяции.

1692 .2 мирователя 11 кодов соединен с выходом 19 формирователя 1 импульсов.

m кодовые выходы 20.1-20.m формирователя 11 кодов подключены к m кодовым входам 21.1-21.m вычислительного блока 12, k выходы 22.1-22.k которого являются выходом устройства (k-разрядный двоичный код), причем между целыми числами k m должно

15 выполняться соотношение m = k/I, где P — некоторое целое число, P + k.

Выход 23 формирователя 1 соединен с информационным входом ключа 3.

Формирователь 1 импульсов предназначен для формирователя интервалов несинхронности (фиг. 2). ФормиНа фиг. 1 изображена блок-схема интерполятора; на фиг. 2 — блоксхема формирователя импульсов; на фиг. 3 †4 — блок-схема формирователя кодов; на фиг. 5 — блок-схема вычислительного блока; на фиг. 6— временные диаграммы работы устройства.

Интерполятор содержит (фиг. 1) формирователь 1 импульсов, генератор 2 импульсов опорной частоты, ключ 3, резистор 4, накопительный конденсатор 5, переключатель 6 тока, источники 7 и 8 тока, компаратор 9, делитель 10 частоты с коэффициентом деления m+1, формирователь 11 кодов, вычислительный блок 12, Вход 13 формирователя 1 импульсов является входом устройства. Вход 14 формирователя 1 импульсов соединен с выходом генератора 2 импульсов. Выходы формирователя 1 импульсов подключены соответственно к управляющим входам ключа 3 и переключателя 6 тока. Основной вход ключа 3 соединен с общей шиной, а выход ключа 3 через резистор 4 соединен с выходом источника 8 тока, с одним из выводов накопительного конденсатора 5, с первым входом компаратора 9 и с вторым входом переключателя 6, к первому входу которого подключен выход источника тока. Заземленный вывод конденсатора 5 соединен с вторым входом компаратора 9, выход которого соединен с входом 15 формирователя 1 импульсов и с входом делителя 10 частоты, выход которого подключен к входу 16 формирователя 1 импульсов. Вход 17 формирователя 11 кодов соединен с выходом генератора 2, вход.18 фор25

55 рователь 1 содержит три D-триггера 24 — 26. С-вход D-триггера 24 соединен с входом 13 формирователя 1. R — вход D-триггера 24 соединен с входом 16 формирователя 1.

D-вход D-триггера 24 соединен с шиной логической 1 1, выход Э-триггера 24 соединен с выходом 23 фор- мирователя 1 и с D-входом D-триггера 25, выход которого подключен к

D-входу D-триггера 26, вход которого соединен с выходом 19 формирователя 1. С-входы Э-триггеров 25 и 26 объединены и соединены с входом 14 формирователя 1, R-входы D-триггеров 25 и 26 также объединены и соединены с входом 15 формирователя 1 °

Формирователь 11 кодов формирует коды, соответствующие целому числу периодов генератора 2, укладывающихся в преобразовательные интервалы несинхронности, Формирователь 11 кодов (фиг. 3),, состоит из счетчика 27 с коэффициентом счета ш+1, коммутатора 28, m счетчиков 29.1-29.m. Основной вход коммутатора 28 соединен с входом 17 формирователя 11, вход

18 которого соединен с входом счетчика

27, кодовый выход которого подключен к управляющему входу коммутатора 28, m выходов которого подключены к счетным входам счетчиков 29.1-29.m.

Выходы. счетчиков 29.1-29.m соединены соответственно с выходами 20. 120.ш формирователя 11.

На фиг. 4 представлен другой вариант выполнения формирователя 11 кодов, который содержит счетчик 30 в+1 последовательно соединенных (по прямому выходу) регистров 31.1—

31.m+1 фиксации кода и m сумматоров 32.1-32.m. Вход счетчика 30 сое93692

3 12 динен с входом 17 формирователя 11, выход — с информационным входом регистра 31.1 фиксации кода. Входы записи регистров 31.1-31.m+1 объединены и соединены с входом 18 формирователя 11,. Прямой выход каждого иэ регистров 31.2-31. m+1 соединен также с первым из входов соответствующего сумматора 32.ш-32.1, вторые входы которого соединены с инверсными выходами соответствующих регистров

31.1"31.m третьи входы сумматоров 32 подключены к шине потенциала логической "1". Выходы сумматоров 32.132.ш соединены с соответствующими выходами 20.1-20.m 11.

Функцией вычислительного блока 12 является получение конечного результата интерполяции путеи обработки кодов на выходах формирователя 11 кодов.

На фиг. 5 представлена схема вычислительного блока 12, состоящего иэ m блоков 33.1-33.ш инверсии и 111 (k/ш+2) разрядных сумматоров 34.134.m. Кодовый вход блока 33. 1 инверсии соединен с кодовым входом 21.1 вычислительного блока 12, кодовый выход блока 33. инверсии подключен к первому кодовому входу сумматора 34. 1, на второй кодовый вход которого постУпает двоичный код числа 2" + +3, выходы младших k/ш разрядов сумматора 34.1 соединены с выходами 22.122.k/m выход самого младшего разряда сумматора 34.! соединен с выходом 22.k/m вычислительного блока 12. Входы 21. 1 с четными индексами вычислительного блока 12 соединены с первыми входами сумматоров

34.j вторые входы которых подключены к вьйсодам блоков 33.j инверсии, на входы которых поступает к1т двоичный код числа 2 +1, выходы .младших k/m-x разрядов суиматоров 34.j соединены с выходами.

22.(j;1)k/m, ...22.j k/m,ïðè÷åì выход старшего разряда иэ этих k/ш разрядов является выходом 22.()-1)k/ш+1 вычислительного блока 12; выход следующего младшего разряда сумматора 34.j является выходом 22.(j-1)k/m+

+2 и т.д. Выход самого младшего разряда сумматора 34.) является выходом 22.jk/m. Входы 21.i с нечетными индексами (начиная с третьего) вычислительного блока являются входами блоков 33.i инверсии, выходы которых подключены к вторым входам сумматоров 34.i, на первые входы которых поступает двоичный

K(rn+ s код числа 2 +2, выходы младших

k/m разрядов сумматоров 34.i соединены с выходаии 22.(i-1)k/m41,...

22.ik/m, причем выход старшего разряда из этих k/m разрядов соединен с выходом 22.(i-1)k/m+1 вычислительного блока 12, выход следующего младшего разряда сумматора

34.i соединен с выходои 22.(i-1)k/m+2 и т.д., выход самого младmего..ðàçðÿäà сумматора 34.i соеди1 нен с выходом 22.ik/m, выход самого младшего разряда сумматора 34.m соединен с выходом 22.k вычислительного блока 12. к1

Двоичные коды чисел 2 +1, 30 2 + +2, 2 " +3 формируются на указанных входах узлов вычислительного блока 12 известныии способаиц, например подключением входа к об2$ щему проводу для формирования логической " 1" при использовании элементов транзисторно-транзисторной ло гической схемы (ТТЛ)серий. Таким же образом формируется логическая ".1" на указанных входах узлов формирователя .1 импульсов (фиг. 2) и фориирователя 11 кодов.

На фиг. 6 показаны временные диаграммы работы интерполятора.

На временных диаграммах приняты

35 следующие обозначения: сигнал а на выходе генератора 2 импульсов; входной сигнал Ь на входе 13 фор:мирователя 1 импульсов; сигнал с на незазеиленном выводе конденсатора 5;

40 сигнал и на выходе 23 формирователя 1.импульсов; сигнал е на выходе 19 формирователя 1 иинульсов; сигнал f на выходе коипаратора 9; сигнал g на вьпсоде делителя 10 час<5 тоты.

Интерполяция (т.е. измерение вре менного интервала между моментом поступления входного сигнала и бли жайшим предыдущим положительным фронтом сигнала генератора импульсов опорной частоты) в устройстве производится sa счет первоначального преобразования время-аиплитудавремя интервала несинхронности меж ду моментом поступления входного сигнала и вторыи последующим фронтом сигнала генератора импульсов с последующими циклами преобразоваI = (3 — I )2 и r

Т

R= — — — — -) С 2"""

55

5 1 ния время-амплитуда-время интервалов несинхронности, причем в каждом следующем цикле производится преобразование время-амплитуда-время интервала несинхронности, образующегося после предыдущего цикла и определяемого концом предыдущего преобразованного интервала несинхронности и вторым последующим положительным фронтом сигнала генератора импульсов. Количество m рабочих циклов задается делителем 10 частоты (с коэффициентом де,пения m+1) формирователь 11 кодов формирует коды„ которые соответствуют целому числу периодов генератора 2 импульсов, укладывающихся в пределах преобразованных временных интервалов несинхронности. Эти коды обрабатываются вычислительным блоком 12 для получения конечного результата.

Коэффициент m выбирается, исходя из требуемого быстродействия, при

mk обеспечивается минимальное время интерполяции. Исходя из m u k соотношение токов источников 7 и 8 выбирается следующим: где I, — абсолютная величина тока источника 8; I — абсолютная величина тока источника 7. Номинал R резистора 4 выбирается следующим образом: где С вЂ” емкость конденсатора 5; Т— величина сигнала на выходе генератора 2 импульсов.

Устройство работает следующим образом (рассматривается случай, когда k = 4, m = 2, ток источника 8 тока - положительный, ток источни,ка 7 тока — отрицательный и превы шающий по абсолютной величине ток источника 8). !

В исходном состоянии с выхода генератора 2 импульсов (фиг. 1) на вход 13 формирователя 1 импульсов . поступает импульсная последовательность а, сигналы d и е (фиг. 6), на выходах 23 и 19 формирователя 1

11л Н импульсов состояния логического 0

При этом ключ 3 замкнут, переключатель 6 тока коммутирует ток источника 7 тока на общий провод. Ток ис293692 о точника 8 тока поступает через резистор 4 и открытый ключ 3 на общий провод, на выводах накопительного конденсатора 5 устанавливается начальное напряжение U =- I R. о 1

Сигнал f на выходе компаратора 9 соответствует логическому 0 .

По положительному фронту входного сигнала (Ь), поступающего на

10 вход 1 3 формирователя 1 импульсов (сигнал d), на выходе 23 формирователя 1 импульсов устанавливается логическая "1". Ключ 3 размыкается, конденсатор 5 заряжается положитель15 ным током I1 источника 8 тока, нанряжение с возрастает линейно, начиная с начального напряжения U о

При поступлении на вход 14 формирователя 1 импульсов второго положи20 s.åëüíîão фронта импульсной последовательности а после поступления положительного фронта входного сигнала Ь, сигнал е на выходе 19 формирователя 1 импульсов устанавли25 вается равным логической "1". Переключатель 6 тока переключает отрицательный ток I источника 7 тока и на незаземленный вывод конденсатора 5, в результате чего конденсатор

30 5 разряйается разностным током I — I > к и 1 который в 2 раз (в конкретном примере в четыре раза) меньше заряжающего тока I,. Напряжение с падает линейно, при достижении уровня нулевого потенциала выходной сигнал f компаратора 9, сравнивающего напряжение с с уровнем нулевого потенциала, переключается в состояние логической "1". При поступлении логической "1" сигнала f на вход 15 формирователя 1, сигнал е становится равным логическому "0 1, в результате чего переключатель 6 тока отключает ток источника 7 тока от незаземленного вывода конденсатора 5. Конденсатор 5 начинает заряжаться током источника 8 тока, напряжение с начинает линейно возрас1 тать от уровня нулевого потенциала, на выходе компаратора 9 устанавливается логический "0". При поступлении на вход 14 формирователя 1 второго положительного фронта импульсной последовательности а после поступления отрицательного фронта сигнала Х с выхода компаратора 9 сигнал е становится равным логической "1", начинается разряд кон-, денсатора. Далее работа интерполя7

129 тора происходит циклически, производится в общем случае (m+1) циклов заряда и разряда конденсатора 5 (в данном примере 3 цикла). При поступлении третьего (последнего) положительного фронта сигнала f c выхода компаратора 9 на вход делителя частоты 10, на входе делителя 10 частоты выбирается импульс положительной полярности (сигнал g). Этот импульс поступает на вход 16 формирователя 1 импульсов, в результате чего сигнал d становится равным логическому "0", ключ 3 замыкается, устройство приходит в начальное состояние.

Формирователь 11 кодов формирует в течение работы интерполятора коды, соответствующие числу периодов сигнала а, укладывающихся в пределах временных интервалов между положительными фронтами сигнала е, причем на кодовый выход 20.1 формирователя 11 кодов поступает двоичный код числа периодов сигнала а, укладывающихся в пределах интервала между первым и вторым положительным фронтом сигнала е, на кодовый выход 20.2 поступает двоичный код интервала между вторым и третьим положительным фронтом сигнала е и т.д., на кодовый выход 20.m поступает двоичный код интервала между двумя последними положительными фронтами сигнала е. (t — t )2 =Т. з (2) Справедливо следующее равенство:

Выходной код интерполятора образуется путем выполнения вычислительных операций над выходными кодами формирователя 11 кодов, что про изводится вычислительным блоком 12.

Выходной код интерполятора должен соответствовать временному интервалу между моментом t. (фиг. 6) появления положительного фронта сигнала а. Наличие начального напряжения на выводах конденсатора 6 ведет к тому, что временной интервал t, — представляет из себя

К гъ! растянутый в 2 раз временной интервал t — t, причем из начального условия (1) следует

3692 8

Учитывая,2) и то, что t — t = Т, — Т вЂ” (t, — t ), иэ равенства (3) получим

«(и К п + 1

5 (tç t )2 =Т2 ! 5

+ Т. (41.!

Справедливо также следующее равенство:

10 — — (А,-2)Т + t — t, (5) где А, - двоичное число на кодовом выходе 20.1 формирователя 11 кодов.

15 УчитыЬая что t t = T (t t )

1 1 6 8 7 из авенств (4) и (5) получаем

K) Гп К!!там б 1 (: — t,)2 =Т(2 +2 — А)+ (в (6) 1+ C!1

2 + 2 — 
А„- — (2 + 2);

2" + — 
В, =

В„. =

E„=

4С где j =2, 4, 6,...; i =3, 5, 7, Двоичные k/m разрядные коды чисел

В,..., В з совокупности образуют

k ðàçðÿäíûé двоичный код, соответст45 вующий измеряемому интервалу, причем старший разряд кода В, является старшим разрядом (на выходе 22.1)

К-1 выходного кода с весом 2, следующий разряд кода В„ (или старший

5О разряд кода В, если код В„ одноразрядный) является следующим разрядом выходного кода (на выходе 22.2) с ! б-- весом 2 и т.д., младшего разряда кода В, являющимся младшим разря55!дом выходного кода (на выходе 22.k о вычислительному блоку 12) с весом 2

Результат интерполяции представлен

k-разрядным двоичным кодом (точМ ность интерполяции составляет Т/2 ) 20

Следовательно, целое число дискреК!1т тов Т/2, укладывающихся в пределах интервала t — t, составляет к (! 1- 1 з

2 + 2 — А,. Операция вычитания

W (i!

25 из числа 2 + 2 числа А выпол1 няется в вычислительном блоке 12, результат вычитания k/m-разрядный двоичный код образует старшие разряды выходного кода вычислительного

3Q блока 1? на выъодах 22.1-22.k/m.

Если А,, А,, Л„, — двоичное число на выход,-"х 20.1-20.m формирователя 11 кодов, то результаты их обработки В,,..., В можно записать

35 следующим образом:

9 129369

Наличие реальных задержек блоков интерполятора ведет к систематическому сдвигу результата в каждом цикле интерполяции. Поскольку растяжка временных интервалов в каждом 5 цикле линейна, данные систематические сдвиги в совокупности ведут к систематическому отклонению получаемого конечного результата от истинного. Поскольку в преобразователях моментов времени в код определяются ,относительные временные положения входных сигналов, систематическое отклонение конечного результата несущественно. 15 !

Формирователь 1 импульсов (фиг.2) работает следующим образом. В начальном состоянии все D-триггеры 2426 сброшены. При поступлении поло- 20 жительного фронта входного сигнала по входу 13 D-триггер 24 переключается в состояние логической "1".

При поступлении первого положительного фронта сигнала а по входу 14 25 после переключения D-триггера 24 логическая "1" на его выходе переписывается на выход 0-триггера 25, следующим положительным фронтом сигнала а логическая " 1 на выходе 30

D-триггера 25 переписывается на выход D--триггера 26. При поступлении положительного фронта сигнала f no входу 15 D-триггеры 25 и ?6 сбрасываются, после поступления отрицатель- 3 ного фронта сигнала f логическая

"1" на выходе D-триггера 24 последовательно переписывается на выходы

D-триггеров 25 и 26 по последующим поступающим по входу 14 фронтам сигнала а. При поступлении положительного импульса g по входу 15 D-триггер 24 сбрасывается, на выходе 23 устанавливается состояние логического "0" сигнала cI.

Варианх формирователя 11 кодов, показанный на фиг. 3, работает следУющим образом, В начальном состоянии счетчик 27 и счетчики 29.1,,...,29.ш сброшены, на их кодовых выходах нулевые коды.

При нулевом коде на управляющем кодовом входе коммутатора 28 сигнал а на входе 17 формирователя 11 кодовых составляющих не поступает ни на один из выходов коммутатора 28, При поступлении первого положительного фронта сигнала е по входу 18 формирователя 11 кодов на выходе счетчика 27

10 устанавливается двоичный код числа t, импульсная последовательность коммутируется с выхода коммутатора 28 на вход счетчика 29.1, который подсчитывает положительные фронты сигнала а. При поступлении второго положительного фронта сигнала е по входу 18 формирователя 11 кодов на выходе счетчика 27 устанавливается двоичный код числа 2, сигнал а коммутируется на вход счетчика 29 и т.д., при поступлении (m+1)-го положительного фронта сигнала е по входу счетчика 27, код на выходе счетчика 27 устанавливается в нулевое состояние.

В качестве вычислительного блока 1? может быть использовано любое

"пециализированное устройство, выполняющее требуемые операции (например, устройство, построенное на основе микропроцессора или стандартная ЭВМ), например, мини-ЭВМ

CM-3, микро 3BN "Электроника-60", снабженная устройством ввода данных.

Вычислительный блок 12 показанный на фиг. 5, работает следуюшим образом. Операция вычитания 2 + к +

+ 2 — A „выпопняется с помощью (k/m+

+2)-разрядного сумматора 34.1, на первый вход которого постоянно поИ дано число 2 1.* 3, на второй вход сумматора поступает инвертированный двоичный код числа А „. Выходные младшие разряды сумматора 34.1 (k/m-разрядов) образуют старшие разряды выходного кода вычислительного блока 12 на выходах 22.1-22.k/m.

Операция вычитания А — (2" + 2)

2 .9 выполняется с помощью (k/m + 2)-раз- рядного сумматора 34.2, на первый вход которого подается инверсный

К Ьт двоичный код числа 2 + 1. Выхбдные младшие разряды сумматора 22.2 (k/m-разрядов) образуют следующие (младшие) разряды выходного кода вычислительного блока 12. Таким же образом при помощи сумматоров 34.j и блоков инверсии 33.j производятся операции вычитания А -(2" + 2), где j=2,4,6.... Операции вычитания

2 +1-Ai, где i=3,5,7„..., выполняются с помощью сумматоров 34 i на первые входы которых постоянно

kt&+1 поданы числа 2 +2, на вторые входы сумматоров поступают инверти. рованные (с помощью блоков 33.i инверсии) двоичные коды чисел А i.

12936

Формула из обретения

Устройство для измерения временных интервалов, содержащее генератор импульсов опорной частоты, формирователь импульсов, первый вход которого соединен с входом устройства, два источника тока, выход первого источника тока подключен к первому входу переключателя тока, управляющий вход которого соединен с первым выходом формирователя импульсов, а второй вход подключен к выходу второго источника тока, первому входу компаратора и одному из выводов накопительного конденсатора, другой вывод которого соединен с общей шиной, выходом переключателя тока н вторым входом комнаратора, резистор, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности измерений, э него введе10

92 12 ны делитель члстоты, ключ, формирователь кодов и вычислительный блок, причем второй вход формирователя импульсов подключен к выходу генератора импульсов опорной частоты и первому входу формирователя кодов, второй вход которого соединен с первым выходом формирователя импульсов, а выходы подключены к соответствующим входам вычислительного блока, выходы которого являются выходами устройства, второй выход формирователя импульсов подключен к управляющему входу ключа, другой вход которого соединен с общей шиной, а выход через резистор - t первым входом компаратора, выход которого подключен к выходу делителя частоты и третьему входу формирователя импульсов, четвертый вход которого подключен к выходу делителя частоты.

2 E/m+!

2.2л m

2(-r)к/m т

2(с -1jrr m+f .(л,6п

22. »

С

<е

Ь 11

Составитель Л. Плетнева

Редактор Ю. Середа Техред В.Кадар Ко) ектор А.Тяско

IP

Заказ 384/51 Тираж 371 Подписное

ВНИИПИ Государственного комитета СССР по целам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,