Устройство для обмена данными между оперативной памятью и внешними устройствами

Устройство для обмена данными между оперативной памятью и внешними устройствами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам обмена данными. Оно может в 3 19 19 быть использовано в качестве буфера данных в каналах ввода-вывода ЭВМ. Целью изобретения является повышение быстродействия устройства за счет обеспечения возможности выполнения обмена с оперативной памятью форматом , равным формату оперативной памяти , и возможности увеличения используемого объема блока памяти для буферизации данных при цепочке данных. Устройство содержит блок 1 памяти, блок 3 управления, блок 2 адресации, блок 5 выбора байта, блок 4 фиксации формата обмена, блок 7 счета байтов, счетчик 6 формата обмена. 4 з.п. ф-лы, 7 ил. f9 15 161011 П 1713 а В сл ю (Х О1 4 О 4 « риг. 1 1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1295404

А1 (51)4 G 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

6 15 ЮЮ11 17 17О

1g 1g

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3956654!24-24 (22) 25.09.85 (46) 07.03.87. Бюл. У 9 (72) В.П.Качков, А.Г.Рымарчук, Л.В.Чеховских и А.Я.Вайзман (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 691830, кл. G 06 F 3/04, 1979.

Авторское свидетельство СССР

У -1180908, кл. G 06 F 13/00, 1985. (54) УСРОЙСТВО ДЛЯ ОБМЕНА ДАННЬйИ

МЕЖДУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ВНЕШНИМИ

УСТРОЙСТВАМИ (57) Изобретение относится к вычислительной технике, в частности к устройствам обмена данными. Оно может быть использовано в качестве буфера данных в каналах ввода-вывода 3ВМ.

Целью изобретения является повышение быстродействия устройства за счет обеспечения возможности выполнения обмена с оперативной памятью форматом, равным формату оперативной памяти, и возможности увеличения используемого объема блока памяти для буферизации данных при цепочке данных.

Устройство содержит блок 1 памяти, блок 3 управления, блок 2 адресации, блок 5 выбора байта, блок 4 фиксации формата обмена, блок 7 счета байтов, счетчик 6 формата обмена. 4 з.п. ф-лы, 7 ил.

Первые п двунаправленных шин 20

55 БФФО 4„ каждая разрядностью в один байт, используется для последовательной записи-чтения байтов данных при обмене с блоком 1 памяти.

1 12954

Изобретение относится к вычисли-. тельной технике, в частности к устройствам обмена данными и может быть использовано в качестве буфера данных в каналах ввода-вывода 3ВМ. 5

Цель изобретения — повышение быстродействия устройства за счет обеспечения возможности выполнения обмена с оперативной памятью форматом, равным формату оперативной памяти, 10 и возможности увеличения используемого обмена блока памяти для буферизации данных при цепочке данных.

На фиг.1 представлена блок-схема устройства для обмена данными; на фиг.2 — блок фиксации формата обмена; на фиг.3 — блок выбора байта; на фиг,4 — блок счета байтов; на фиг.5— счетчик формата обмена; на фиг.6 блок управления; на фиг.7 — блок ад- 20 ресации.

Устройство для обмена данными (фиг.1) содержит блок 1 памяти, блок

2 адресации, блок 3 управления, блок фиксации формата обмена (БФФО), блок 5 выбора байта, счетчик 6 формата обмена, блока 7 счета байтов, входы 8-14 устройства, выходы 15-17 устройства, первую двунаправленную шину

18 устройства, и вторых двунаправленных шин 19 устройства; внутреннюю ,цвунаправленную шину 20 устройства, выходы 21-23 блока 2 адресации, выходы 24 — 28 блока 3 управления, выходы

29 и 30 блока 5 выбора байта. 35

БФФО 4 (фиг.2) предназначен для приема-передачи из/в оперативную память и количества байтов, равное формату обмена двунаправленной магистрали данных оперативной памяти, и он содержит п узлов 31 формата обмена. Последний содержит элементы

И 32 и 33, элемент И-ИЛИ 34, усилите,ли 35 и 36 и регистр 37.

Блок 5 выбора байта (фиг.3) предназначен для распределения байтов в

БФФО 4, он содержит счетчик 38 адреса байта, дешифратор 39 адреса байта, элемент ИЛИ 40, и и первых 41, и вторых 42 элементов И-ИЛИ, линии 50

43-45 входа 9 блока.

Блок 7 счета байтов (фиг.4) предназначен для определения количества байтов, содержащихся в блоке памяти и в БФФО 4, он содержит первый 46 и второй 47 счетчика байтов, триггер

48 блокировки, второй 49, первый 50 элементы И, элемент НЕ 51, линии 5204 2

55 входа 10 блока, линии 56-58 выхода 16 блока.

Счетчик 6 формата обмена (фиг.5) предназначен для определения количества байтов, подлежащих передачи в каждом информационном слове при обмене с оперативной памятью, он содержит счетчик 59 формата и элемент

И 60.

Блок 3 управления (фиг.б) предназначен для управления работой устройства„ он содержит первый 61, второй

62, третий 63, четвертый 64, пятый

65, шестой 66, седьмой 67 элементы

И-ИЛИ, четвертый 68, третий 69, второй 70 и первый 71 триггеры, генератор 72 синхроимпульсов, четырнадцатый

73, пятнадцатый 74, десятый 75, двенадцатый 76, одиннадцатый /7, тринадцатый 78, первый 79, второй 80, третий 81 четвертый 82, девятый 83, пятый 84, шестой 85, седьмой 86, восьмой 87 элементы И, первый 88, второй

89 элементы ИЛИ, элемент НЕ 90, линии

91-93 входа 23 блока, линии 94 и 95 выхода 25 блока, линии 96-101 выхода

24 блока.

Блок 2 адресации (фиг.7) предназначен для адресации буферной памяти, он содержит первый счетчик 102 арреса, второй счетчик 103 адреса, элемент.104 сравнения.

Устройство для обмена данными (фиг,.1) может применяться в каналах машин единой системы.

Ширина обмена данными между оперативной памятью (ОП) и устройствами для обмена данными использующимися в каналах обычно больше формата обмена устройств для обмена данными с внешними устройствами (ВУ).

Поэтому устройство использует для обмена данными с ОП БФФО 4, а для обмена данными с ВУ блок 1 памяти.

БФФО 4 содержит п узлов 31, где п — количество байтов, равное формату обмена ОП. Каждый узел содержит однобайтовый регистр 37, выполненный на основе двунаправленных магистральных трансляторов, которые позволяют хранить и передавать данные в обоих направлениях.

Вторые и двунаправленных шин 19

БФФО 4 используются для параллельного считывания и записи п.байтов при обмене с ОП.

Блок 1 памяти представляет собой двухвходовую память, в которой чтение и запись могут выполняться одновременно по двум независимым адресам и двунаправленным шинам данных. Двунаправленная шина 18 используется о для асинхронного обмена данными с внешним устройством, а вторая двунаправленная шина 20 для быстрого обмена бойтами данных с БФФО 4.

Выбор направления передачи данных происходит по коду операции, поступающему через вход 8 устройства на входы БФФО 4, блока 5 выбора байта и на вход блока 3 управления.

При выполнении операции ввода шина2ц

18 устройства работает в режиме записи байтов данных, поступающих от BY в блок памяти, двунаправленная шина

20 блока 1 памяти — в режиме чтения содержимого блока 1 памяти, первые д п двунаправленных шин 20 БФФО 4 в режиме последовательной записи байтов, читаемых из БП в БФФО 4, двунаправленные шины 19 БФФО 4 — в режиме параллельного считывания п байтов в оперативную память.

При выполнении операции вывода двунаправленные шины 19 работают в режиме параллельной записи п байтов данных, поступающих из ОП, и двунаправленных шин 20 БФФО 4 — в режиме последовательного считывания п байтов, содержащихся в БФФО 4, двунаправленная шина 20 блока 1 памяти — в режиме записи байтов, считываемых иэ

БФФО 4, двунаправленная шина 18 — в режиме считывания байтов из блока 1 памяти для передачи их во внешнее устройство.

Адреса для двунаправленных шин .45

18 и 20 данных блока 1 памяти вырабатывает блок 2 адресации соответственно на выходах 22 и 21.

Таким образом, одновременно по разным шинам и адресам происходит об-5б мен данными между блоком 1 памяти и

ВУ и между блоком 1 памяти и бло— ком 4.

Номер байта в БФФО 4, начиная -с которого надо заполнять БФФО 4 или считывать байты из БФФО 4 определяется блоком 5 выбора байта.

Количество байтов в БФФО 4, подлежащих обмену с ОП за один цикл, определяется содержимым счетчика 6 формата обмена. Константа обмена формируется во время цикла передачи данных в ОП и загружается в счетчик формата обмена через вход 12 устройства. В первоначальный момент после установки в счетчик формата обмена для операций вывода константа указывает на количество байтов, которые необходимо передать из БФФО 4 в блок 1 памяти.

Для операции ввода константа указывает сколько байтов надо передать из блока 1 памяти в БФФО 4, чтобы затем выполнить обращение к OII.

Рассмотрим работу устройства в режиме передачи данных из ПУ в ОП (one рация ввода).

По запросу, поступающему из BY через вход 14 устройства на вход блока 3 управления на прием байта данных, блок 3 управления вырабатывает на выходе 24 сигнал записи байта, поступающий на вход блока 1 памяти, для двунаправленной шины 18 по адресу, поступающему с выхода 22 блока 2 адресации на вход блока 1 памяти °

Затем блок 3 управления вырабатывает на выходе 25 сигнал модификации этого адреса на +1, поступающий на вход блока 2 адресации и на выходе 15 сигнал модификации на +1 общего количества байтов в устройстве, поступающего на вход блока 7 счета байтов и на выход 15 устройства для сброса запроса от ВУ.

Аналогичным образом в блок 1 памяти записываются следующие байты данных, поступающих иэ BY.

Параллельно с процессом записи в блоке 1 памяти происходит считывание содержимого в двунаправленную шину

20 для последовательной записи в БФФО

4 по запросам иэ ОП, поступающим через вход 13 устройсва на вход блока

3 управления.

Предварительно в блок 5 выбора байта заносятся через вход 9 устройства К младших разрядов адреса данных, определящие целочисленную границу формата обмена с ОП (например, при ширине обмена с ОП, равной 4 байтам, К = 2, при ширине обмена в 8 байтов

К = 3 и т.д.). В счетчик 6 формата обмена по сигналу, поступающему через вход 11 устройства с входа 12 устройства, заносится константа обмена, оп4 б ствует единичный сигнал. В этом случае на информационные входы регистров

37 поступают данные через элементы

И-ИЛИ 34 с двунаправленных шин 20.

Когда на входе 8 БФФО 4 присутствует нулевой сигнал, выполняется операция вывода и данные поступают в регистр

37 через двунаправленные шины 19.

Запись в каждый из п регистров 37 осуществляется по соответствующим и сигналам, поступающим на вход 28 БФФО 4.

Читается содержимое регистров 37 по и сигналам, разрешения выхода поступающим через вход 30 БФФО 4 на входы элементов

И 32 и 33.При вводе единичный сигнал находится на выходе элемента И 33, paspeшая выдачу информации с выходов регистров 37 через усилители 36 во двунаправленные шины 19, а при выводе по единичному сигналу на выходе элемента И 32 информация через усилители 35 проходит в двунаправленные шины 20.При отсутствии сигналов разрешения .выходов выходы усилителей 36 и 35 находятся в высокоимпедансном состоянии.

Блок 5 выбора байта (фиг.3) работает следующим образом.

Для определения номера байта заполнения или освобождения БФФО 4 в счетчик 38 поступают по группе линий

43 и заносятся по сигналу на линии 44 входа 9 блока К младших разрядов адреса данных.

Расшифровка счетчика 38 производится дешифратором 39, и выходов которого поступают на входы соответствующих и элементов И-ИЛИ 41 и 42, количество которых определяется по

l( формуле п = 2

Элементы И-ИЛИ 41 для БФФО 4 вырабатывают последовательно при вводе и параллельно при выводе и сигналов записи, составляющих выход 29 блока выбора байта. Элементы И-ИЛИ 42 для

БФФО 4 вырабатывают последовательно при выводе и параллельно при вводе и сигналов чтения, составляющих выход

30 блока.

При выполнении операций ввода (единичное значение сигнала на входе 8 блока) на выходы элементов И-ИЛИ 41 проходят последовательно и сигналов с выходов дешифратора 39 в ответ на каждый сигнал строба записи, поступающий через вход 26 блока, элемент

ИЛИ 40 на вход разрешения дешифратора 39. При вводе на выход 30 элементов И-ИЛИ 4? проходит строб ОП 45 с входа 9 блока.

5 129540 ределяющая количества байтов, которое передано за одно обращение к ОП.

В ответ, на запрос от ОП блок 3 управления последовательно вырабатывает на выходе 24 сигнал чтения бай5 та из блока памяти в двунаправленную шину 20 по адресу, поступающему с выхода 21 блока 2 адресации на вход . блока 1 памяти, на выходе 25 — сигнал модификации этого адреса на +1, на 10 выходе 26 — строб записи в БФФО, поступающий на вход блока 5 выбора байта для разрешения записи байта с байтовой двунаправленной шины 20 в один из однобайтовых регистров 37 в зави- 15 симости от К младших разрядов адреса.

Затем на выходе 28 блока 3 управления вырабатывается сигнал модификации счетчика 6 формата обмена на -1 и на

+1 счетчика 38 адреса байта блока 5 выбора байта.

Байты записываются из блока 1 памяти в БФФО 4 до тех пор, пока не исчерпается счетчик 6 формата обмена.

По сигналу равенства нулю, поступаю- 25 щему с выхода 17 счетчика 6 формата обмена на вход блока 3 управления, прекращается заполнение БФФО 4 и по этому же сигналу, поступающему на выход устройства срабатывается запрос 3р от ОП. В цикле передачи данных в ОП через вход 10 устройства в блок 7 счета байтов заносится промодифицированное (уменьшенное на константу обмена) значение общего количества байтов. В блок 5 выбора байта и в счетчик 6 формата обмена заносятся соответственно промодифицированный адрес (К младших разрядов) и новая константа для загрузки требуемого ко- gp личесгва байтов в БФФО 4 перед выполнением передачи в ОП.

Выполнение операций вывода — режим передачи данных из ОП в ВУ отличается модификацией блока 7 счета байтов. При приеме информации из ОП

БФФО 4 в блок 7 счета байтов заносится промодифицированное, т.е. увеличенное на константу обмена, значение общего количества байтов в устройстве, а при передаче байтов в ВУ на выходе 27 блока 3 управления вырабатывается сигнал модификации на -1 общего количества байтов в устройстве. SS

БФФО 4 (фиг.2) работает следующим образом.

При выполнении операций ввода на входе 8 блока формата обмена присут7 1295

При выполнении операции вывода нулевое значение сигнала на входе 8 блока и последовательных сигналов с выходов дешифратора 39 проходит на выходы элементов И-ИЛИ 42 для после5 довательного чтения, а строб ОП линии

45 проходит на выходы элемента И-ИЛИ

41 для параллельной записи информации в БФФО 4.

Блок 7 счета байтов (фиг.4) работа10 ет следующим образом.

При выполнении операций ввода на вход прямого счета первого 46 и второго 47 счетчиков байтов с выхода 15 блока 3 управления поступают сигналы 15 модификации на +1 содержимого счетчиков при приеме каждого байта от BY.

Выходы первого 46 и второго 47 счетчиков байтов выдаются соответственно по линиям 58 и 57 на выход 16 устрой-20 ства для возможности микропрограммного анализа в модификации первого 46 счетчика байтов. Таким образом, при каждом обращении к ОП в первый 46 счетчик байтов заносится промодифицированное значение счетчика на количество байтов, обмениваемых между ОП и устройстом для обмена данными.

Промодифицированное значение поступает по линии 52, а сигнал занесения — по линии 53 с входа 10 блока.

Затем по сигналу, поступающему с входа 11 блока на элемент 50 И при сброшенном триггере 48 блокировки, содержимое первого счетчика 46 байтов 35 переписывается во второй счетчик 47 байтов. Таким образом, при вводе оба счетчика работают параллельно.

Второй счетчик 47 байтов используется при цепочке данных и выполнении 40 операций вывода. При отсутствии флажка цепочки данных оба счетчика работают параллельно как и при вводе, только модифицируются на -1 при передаче каждого байта в ВУ по сигналам, 45 поступающим через вход 27 блока на входы обратного счета первого 46 и второго 47 счетчиков байтов.

При наличии флажка цепочки данных в устройстве могут находиться байты 50 данных текущего и предыдущего управляющих слов канала.

Первый счетчик 46 байтов подсчитывает общее количество байтов, содержащихся в устройстве, а второй 55 счетчик 47 байтов показывает то количество байтов предыдущего управляющего слова каналов, которые находят404 8 ся в блоке 1 памяти и еще не переданные в ВУ.

На вход 10 блока по линии 54 передается флажок цепочки данных, по линии 55 — сигнал, приходящий при очередном обращении к ОП и говорящий о том, что начался прием данных из ОП по следующему управляющему слову. При этом на выходе элемента И 49 вырабатывается единичный сигнал, устанавливающий триггер 48 блокировки в единичное состояние. Сигнал с инверсного выхода триггера 48 блокировки поступает на вход элемента И 50, запрещая заносить содержимое первого счетчика 46 байтов во второй счетчик

47 байтов. Триггер 48 блокировки сбросится как только все байты по предыдущему управляющему слову канала переданы в ВУ и выработается сигнал равенства нулю содержимого второго счетчика 47 байтов с выхода элемента И 51, поступающий на вход сброса триггера 48 блокировки и по линии 56 на выход 16 устройства.

Счетчик 6 формата обмена (фиг.5) работает следующим образом.

Каждый раз при обращении к ОП на е второй вход счетчика 59 поступает константа обмена с входа 12 устройства, а на первый вход счетчика 59— сигнал занесения с входа 11 устройства. Константа обмена означает количество байтов, которое надо записать при вводе или прочитать при выводе из БФФО 4 при следующем обращении к ОП.

Между обращениями к ОП при записи или чтении байтов, передаваемых между

БФФО 4 и блоком 1 памяти содержимое счетчика 59 модифицируется на -1 по сигналу, поступающему на вход 28 счетчика с выхода блока 3 управления.

Сигнал равенства нулю счетчика 59 с выхода элемента И 60 говорит о том, что блок 4 готов к очередному обращению к ОП. Таким образом, при выполнении операций ввода с цепочкой данных константа обмена в счетчике формата обмена позволяет отделить байты текущего и предыдущего управляющих слов канала. Это позволяет принимать в пределах блока 1 памяти данные, поступающие с BY, не ожидая смены управляющих слов канала.

При выполнении операций вывода с цепочкой данных, не дожидаясь передачи всех данных из блока 1 памяти по

9 1295404 10 предыдущему управляющему слову в BY БФФО 4,на выходе 28 — - сигнал модификаканал сразу после передачи всех дан- ции на -1 счетчика 6 формата обмена ных по предыдущему управляющему слову и на +1 счетчика 38 адреса байта из ОП в устройство для обмена данны- блока 5 выбора байта. ми может переходить к выборке следую5

При выполнении операций вывода на щего управляющего слова и под его уп- входе 8 блока находится нулевой уроравлением продолжать накопление дан- вень сигнала. По запросам от ОП устаных в блоке 1 памяти. навливаются в единичное состояние

Такие возможности при выполнении триггер 68 и на выходах блока вырабаопераций ввода-вывода с цепочкой дан- 10 тываются следующие сигналы: на,выхоных позволяют значительно увеличить де 24 — сигнал 97 записи для двунапбыстродействие канала в этом режиме. равленной шины 20 блока 1 памяти и

Блок 3 управления (фиг.6) вырабаты- сигнал 101 разрешения выдачи инфорвает управляющие сигналы по запросам мации в двунаправленную шину 18 блока от ВУ и ОП, поступающим на первый 61 15 1 памяти; на выходе 25 — сигнал 95 и второй 62 элементы И-ИЛИ соответ- модификации второго счетчика 103 адственно с входов 14 .и 13 блока. При реса; на выходе 28 — сигнал модификавыполнении операций ввода ВУ выдает ции на -1 счетчика 6 формата обмена запрос на передачу каждого байта. По и на +1 счетчика 38 адреса формата этому запросу устанавливается в еди- 20 блока 5 выборки байта. ничное состояние триггер 68. Он раз- По запросам от BY устанавливается решает прохождение импульса с выхода в единичное состояние триггер 69 и генератора 72 синхроимпульсов через на выходах блока вырабатываются десятый 75, двенадцатый 76 элементы следующие сигналы: на выходе 24—

И и через первый 79 и третий 81 эле- 25 сигнал 99 чтения для двунаправленной менты И, так как на других входах шины 18 блока 1 памяти; на выходе этих элементов находится единичный 25 — сигнал 94 модификации первого уровень сигнала, поступающий на вход счетчика 102 адреса.

8 блока при выполнении операций ввода. Установка триггеров записи 68 и

На выходе блока управления выраба- -30 чтения 69 в единичное состояние разтываются следующие сигналы: на выходе решается сигналами с выходов соответ24 — сигнал 96 записи для двунаправ- ственно шестого 66 и седьмого 67 элеленной шины 18 блока 1 памяти и сиг- ментов И-ИЛИ в зависимости от состоянал 100 разрешения выдачи информации ния триггера 70 переполнения и тригв двунаправленную шину 20; на выходе 35 гера 71 равенства адресов при обра25 — сигнал 94 модификации первого щении к блоку 1 памяти для предотсчетчика 102 адреса; на выходе 15 — вращения записи в занятые ячейки пасигнал модификации на +1 содержимого мяти или чтения из пустых ячеек папервого 46 и второго 47 счетчиков бай- мяти. тов., посупающий на выход для сброса 40 Триггер 71 устанавливается в едизапроса BY. ничное состояние по импульсу, постуПо запросам от ОП при условии нера- пающему на синхровход триггера 71 с венства нулю счетчика 6 формата обме- первого выхода генератора 72 синхрона (нулевой уровень сигнала на входе импульсов, если на вход поступает

17 блока), т.е. известна константа "5 сигнал 93 равенства первого 102 и заполнения БФФО 4, устанавливается второго 103 счетчиков адреса через в единичное состояние триггер 69, вход 23 блока из блока 2 адресации. разрешая прохождение импульсов с вы- Установка триггеров записи 68 и хода генератора 72 синхроимпульсов чтения 69 разрешается всегда, если через пятый элемент И-ИЛИ 66, одиннад-56 триггер 71 равенства адресов находитцатый 77, тринадцатый 78, девятый 83, ся в нулевом состоянии. пятый 84, седьмой 86 элементы И. В случае равенства адресов обращеНа выходах блока управления выраба- ния к блоку 1 памяти (триггер 71 ратываются следующие сигналы: на выхо- венства адресов находится в единичде 24 — сигнал 98 чтения данных для 5 ном состоянии) анализируется триггер двунаправленной шины 20 блока 1 памя- 70 переполнения. ти; на выходе 25 — сигнал, 95 модифика- Единичное состояние триггера 70 ции второго счетчика 103 адреса; на означает, что ячейки заняты и поэтому выходе 26 — сигнал записи байта в разрешается установка триггера 69

04 12 ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок адресации, блок выбора байта, блок фиксации формата обмена, блок счета байтов, счетчик формата обмена, причем первая группа информационных входов-выходов блока фиксации формата обмена является второй группой информационных входов-выходов устройства для подключения к группе информационных входов-выходов оперативной памяти, вход направления обмена блока фиксации формата обмена соединен с разрешающим входом блока выбора байта, с первым входом логического условия блока управления и является входом направления передачи устройства для подключения к выходу направления передачи оперативной памяти, группа информационных входов блока выбора байта является группой адресных входов устройства для подключения к первой группе информационных выходов оперативной памяти, группа информационных входов и группа информационных выходов блока счета байтов являются группой информационных входов и группой информационных выходов устройства для подключения к второй группе информационных выходов и к группе информационных входов оперативной памяти соответственно, вход записи блока счета байтов соединен с входом записи счетчика формата обмена и является входом записи устройства для подключения к выходу записи оперативной памяти, информационный вход счетчика формата обмена является информационым входом устройства для подключения к информационному выходу оперативной памяти, второй вход запроса блока управления является вторым входом запроса устройства для подключения к выходу запроса оперативной памяти, выход счетчика формата обмена соединен с вторым входом логического условия блока управления и является выходом запроса устройства для подключения к входу запроса оперативной памяти, первый выход блока управления соединен с первым синхровходом блока счета байтов и является выходом сброса запроса устройства для подключения к входу сброса запроса оперативной памяти, при этом второй выход блока управления соединен с синхровходом счетчика формата обмена и с синхровходом блока выбора байта, первая группа информационных выходов котоформула изобретения

1. Устройство для обмена данными между оперативной памятью и внешними 45 устройствами, содержащее блок памяти, блок управления, причем первая группа информационных входов-выходов блока памяти образует первую группу информационных входов-выходов устрой- 50 ства для подключения к группе информационных входов-выходов внешних устройств, первый вход запроса блока управления является первым входом запроса устройства для подключения к-вы- 55 ходу запроса внешних устройств, при этом первая группа выходов блока управления соединена с группой входов записи-чтения блока памяти, о т л и—

11 12954 чтения, а установка б8 триггера записи запрещается. При нулевом состоянии триггера 70, наоборот, разрешается установка триггера 68 записи.

Триггер 70 переполнения устанав5 ливается в единичное состояние по сигналу переноса первого счетчика

102 адреса — линия 91 входа 23 блока, а сбрасывается по сигналу переноса второго счетчика 103 адреса — линия 10

92 входа 23 блока при выполнении операций ввода.

При выполнении операций вывода, наоборот, триггер 70 переполнения устаналивается в единичное состояние 15 по сигналу переноса второго счетчика

103 адреса, а сбрасывается по сигналу переноса первого счетчика 102 адреса.

Блок 2 адресации (фиг.7) работает 20 следующим образом. В начальный момент времени содержимое первого 102 и второго 103 счетчиков адреса равно нулю.

Разрядность счетчиков такова, что при достижении переполнения они

25 вновь адресуют нулевую ячейку блока 1 памяти.

Для модификации счетчиков на счетные входы первого 102 и второго 103 счетчиков адреса поступают соответ- 30 ственно сигналы 94 и 95 через вход

25 блока из блока 3 управления при каждом обращении к блоку 1 памяти.

Выходы счетчиков 102 и 103 заведены на элемент 104 сравнения, сигнал 93 у5 с выхода которого вместе с сигналами

91 и 92 переносов соответственно первого и второго 103 счетчиков адреса через выход 23 блока поступают в блок .3 управления. 40

12954

13 рого соединена с группой входов чтения блока фиксации формата обмена, группа входов записи которого соединена с второй группой информационных выходов блока выбора байта, вход записи которого соединен с третьим выходом блока управления, вторая группа выходов которого соединена с группой входов модификации адреса блока адре10 сации, группа информационных выходов которого соединена с группой входов логических условий блока управления, четвертый выход которого соединен с вторым синхровходом блока счета байтов, первый и второй информационные выходы блока адресации соединены с первым и вторым адресными входами блока памяти соответственно, при этом элементов И-ИПИ, пятнадцать элементов И, два элемента ИЛИ, элемент НЕ, причем первый вход первого элемента

И-ИЛИ соединен с первым входом второго элемента И-ИЛИ и является первым входом запроса блока управления, второй вход первого элемента И-ИЛИ соединен с вторым входом второго элемента И-ИЛИ и является вторым входом запроса блока управления, третий и четвертый входы первого элемента И-ИЛИ соединены с третьим и четвертым входами второго элемента И-ИЛИ, с первы30 ми и вторыми входами третьего„ четвертого и пятого элементов И-ИЛИ, с первыми входами первого, второго„ третьего, четвертого, пятого, шестого, седьмого, восьмого элементов И, с входом элемента НЕ и являются первым входом логического условия блока управления, пятый вход первого элемента И-ИЛИ соединен с пятым входом второго элемента И-ИЛИ и является вторым входом логического условия блока управления, третий, четвертый входы третьего элемента И-ИЛИ и информационный вход первого триггера образуют группу входов логических условий блока управления, выходы первого, второго, пятого, шестого элементов И, вход и выход элемента НЕ образуют первую группу выходов блока управления, выходы первого и второго элементов ИЛИ образуют вторую группу выходов блока управления, выход третьего элемента И соединен с первым входом первого элемента ИЛИ и является первым выходом блока управления, выход девятого элемента И является вторым

55 блок управления содержит четыре триггера, генератор синхроимпульсов, .семь 20

04 14 выходом блока управления, выход седьмого элемента И соединен с первым входом второго элемента ИЛИ и является третьим выходом блока управления, выход восьмого элемента И соединен с вторым входом первого элемента ИЛИ и является четвертым выходом блока управления, при этом в блоке управления первый вход девятого элемента И соединен с первым выходом генератора синхроимпульсов, второй выход которого соединен с первыми входами десятого и одиннадцатого элементов И, выходы которых соединены с вторыми входами первого, второго и пятого, шестого элементов И соответственно, третий выход генератора синхроимпульсов соединен с первыми входами двенадцатого и тринадцатого элементов И, выходы которых соединены с вторыми входами третьего, четвертого, седьмого, восьмого элементов И соответственно, выход четвертого элемента

И соединен с вторым входом второго элемента ИЛИ, выход первого элемента

И-HJIH соединен с первым входом четырнадцатого элемента И, второй вход которого соединен с выходом шестого элемента И-ИЛИ, первый вход которого соединен с первым входом седьмого элемента И-ИЛИ и с единичным выходом второго триггера, единичный вход которого соединен с выходом третьего элемента И-ИЛИ, .третий и четвертый входы которого соединены с третьим и четвертым входами четвертого элемента И-ИЛИ соответственно, выход которого соединен с нулевым входом второго триггера, нулевой выход которого соединен с нулевым выходом первого триггера, с вторым входом седьмого элемента И-ИЛИ, с вторым входом шестого элемента И-ИЛИ, третий вход которого соединен с третьим входом седьмого элемента И-ИЛИ и с единичным выходом первого триггера, синхровход которо.го соединен с синхровходом третьего триггера, с первым выходом генератора синхроимпульсов, с синхровходом четвертого триггера, выход которого соединен с вторыми входами десятого, двенадцатого элемента И, с третьим входом пятого элемента И-ИЛИ, четвертый вход элемента

И-ИЛИ соединен с вторыми входами одиннадцатого, тринадцатого элементов И, с выходом третьего триггера, информационный вход которого соединен с выходом пятнадцатого элемента И, 15 12954 первый и второй входы которого соединены с выходами второго и седьмого элемента И-ИЛИ соответственно, выход пятого элемента И-ИЛИ соединен с вторым входом девятого элемента И, выход четырнадцатого элемента И соединен с информационным входом четвертого триггера, вторая группа информационных входов-выходов блока фиксации формата соединена с второй группой информаци- 10 онных входов-выходов блока памяти,.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок фиксации формата обмена содержит группу узлов формата обмена, при этом каждый узел формата обмена содержит два усилителя, регистр, элемент И-ИЛИ, два элемента

И, причем информационный выход первого усилителя и первый вход элемента

И-ИЛИ каждого узла формата обмена об- 20 разуют первую группу информационных входов-выходов блока фиксации формата обмена, информационный выход второго усилителя и второй вход элемента

И-ИЛИ каждого узла формата обмена

25 образуют вторую группу информационных входов-выходов блока фиксации формата обмена, первые входы первого и второго элементов И каждого узла формата обмена образуют группу входов чтения блока фиксации формата обмена, синхровходы регистров каждого узла фор— ,мата обмена образуют группу входов записи блока фиксации формата обмена, вторые входы первого, второго элементов И, 35 ..третьи, четвертые входы элемента

И-ИЛИ каждого узла формата обмена являются входом направления обмена блока фиксации формата обмена, при этом в каждом узле формата обмена вы- 4О ходы первого и второго элементов И соединены с управляющими входами первого и второго усилителей соответ.ственно, информационные входы которых соединены с выходами регистра, инфор- 45 мационный вход которого соединен с выходами элемента И-ИЛИ.

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок выбора байта содержит счетчик адреса байта, дешифратор адреса байта, элемент ИЛИ, две группы элементов И-ИЛИ, причем, информационный вход, вход записи счетчика адреса байта, первые входы элементов И-ИЛИ первой и второй групп 55 образуют группу информационных входов блока выбора байта, синхровход счетчика адреса байта и первый вход элемента ИЛИ являются синхровходом и вхо04 16 дом записи блока выбора байта соответственно, второй вход элемента ИЛИ соединен с вторыми и третьими входами элементов И-ИЛИ первой и второй групп и является разрешающим входом блока выбора байта, выходы элементов ИЛИ первой и второй групп образуют первую и вторую группы информационных выходов блока выбора байта соответственно, при этом в блоке выбора байта информационный выход счетчика адреса байта и выход элемента ИЛИ соединены с информационным входом и управляющим входом дешифратора адреса байта, группа разрядных выходов которого соединена с четвертыми входами соответствующих элементов И-ИЛИ первой и второй групп.

4. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок счета байтов содержит два счетчика байтов, триггер блокировки, два элемента И, элемент HE причем первые и вторые синхровходы первого и второго счетчиi ков байтов являются первым и вторым синхровходами блока счета байтов, первый вход первого элемента И является входом записи блока счета байтов, информационный вход и вход записи первого счетчика байтов, первый и. второй входы второго элемента И образуют группу информационных входов блока счета байтов, выходы первого, второго счетчиков байтов и выход элемента HE образуют группу информационных выходов блока счета байтов, причем в блоке счета байтов выход первого счетчика байтов соединен с информационным входом второго счетчика байтов, выход которого соединен с входом элемента НЕ, выход которого соединен с нулевым входом триггера

1 блокировки, нулевой выход которого соединен с вторым входом первого элемента И, выход которого соединен с входом записи второго счетчика байтов, выход второго элемента И соединен с единичным входом триггера блокировки.

5. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок адресации содержит два счетчика и элемент сравнения, причем синхровходы первого и второго счетчиков адреса образуют группу входов модификации адреса блока адресации, информационные выходы первого и второго счетчиков адреса являются первым и вто17 i2954Î4 18 рым информационными выходами блока блока адресации,. при этом первый и адресации соответственно, выходы пере- второй входы элемента сравнения соеноса первого и второго счетчиков ад- динены с информационными выходами реса и выход элемента сравнения об- первого и второго счетчиков адреса разуют группу информационных выходов 5 соответственно.

Я

13

1295404

25

1295404

Составитель С.Пестмал

Редактор Н.Рогулич Техред И.Попович Корректор Н.Король

Заказ 619/56

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4