Устройство для решения интегральных уравнений фредгольма второго порядка

Устройство для решения интегральных уравнений фредгольма второго порядка

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и предназначено для решения интегральных уравне НИИ Фредгольма второго порядка. Цель изобретения - увеличение быстродействия . Поставленная цель достигается тем, что устройство содержит п генераторов 1 подынтегральных функций уравнений Фредгольма, где п - число отрезков интегрирования, п сумматоров 3 невязок, п накапливаюЕцнх сумматоров 3, первьш коммутатор 11, блок 15 управления, п блоков элемен тов ИЛИ 2 первой группы, п блоков элементов НЕ 8, р блоков элементов ИЛИ 10 второй группы, где р - разрядность представления чисел в устройстве , п сдвигаюп щс регистров 4, п : триггеров 6, п блоков элементов И 7, п блоков элементов ИЛИ 9 третьей группы, второй коммутатор 13, дешифратор 14, шифратор приоритета 12. Увеличение быстродействия достигается за счет аппаратной реализации итерационного процесса численного решения интегральных уравнений Фредгольма второго рода. 2. ил. с € SNS О© сд оэ Фи$.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 06 F 15 3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3931399/24-24 (22) 15.07.85 (46) 07.03.87. Бюл. № 9 (71) Институт кибернетики им.В.М.Глуш-, кова (72) В.П.Боюн, Л.Г.Козлов и В,Г. Тракай (53) 681.3 (088.8) (56) Верлань А.Ф. Методы решения интегральных уравнений на аналоговых вычислительных. машинах. Киев, 1972, с. 161, 163.

Авторское свидетельство СССР № 687452, кл. G 06 J 1/02, 1979. (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ИНТЕГРАЛЬНЫХ УРАВНЕНИЙ ФРЕДГОЛЬМА ВТОРОГО

ПОРЯДКА (57) Изобретение относится к области вычислительной техники и предназначено для решения интегральных уравне:ний Фредгольма второго порядка. Цель изобретения — увеличение быстродействия. Поставленная цель достигается тем, что устройство содержит и генераторов 1 подынтегральных функций уравнений Фредгольма, где n — число отрезков интегрирования, и сумматоров 3 невязок, и накапливающих сумматоров S, первый коммутатор 1 1, блок 15 управления, и блоков элемен тов ИЛИ 2 первой группы, и блоков элементов НЕ 8, р блоков элементов

ИЛИ 10 второй группы, где р - разрядность представления чисел в устройстве, и сдвигаюц1их регистров 4, и: триггеров 6, и блоков элементов И 7, и блоков элементов ИЛИ 9 третьей группы, второй коммутатор 13, дешифратор 14, шифратор приоритета 12, Увеличение быстродействия достигается за счет аппаратной реализации итерационного процесса численного решения интегральных уравнений Фредгольма второго рода. 2 ил.

95413

l y (х,)J = q с Е, xsign lFÄ(x.)) 1 12

Изобретение относится к вычислительной технике и предназначено для решения интегральных уравнений Фредгольма второго рода.

Цель изобретения — повышение быстродействия устройства.

На фиг.1 представлена блок-схема устройства; на фиг.2 — схема блока управления.

Устройство содержит и генераторов подынтегральных функций уравнений

Фредгольма 1, n блоков элементов ИЛИ

2 первой группы, п сумматоров невязок 3, и сдвигающих регистров 4, и накапливающих сумматоров 5, и триггеров 6, и блоков элементов И 7, и блоков элементов НЕ 8, р блоков элементов ИЛИ 9 второй группы, и блоков элементов ИЛИ 10 третьей группы, первый коммутатор 11 кодирующий элемент 12 (шифратор приоритов) с приоритетом, второй коммутатор 13, дешифратор 14, блок 15 управления, вход

1б численного параметра, вход 17 задания точности, вход 18 начальной установки, вход 19 запуска, вход 20 тактовых импульсов, вход 21 задания порядка, и выходов 22 устройства, вход 23 начального значения невязки, вход 24 начального значения итерации, первый 25, второй 2б и третий

27 триггеры, первый 28, второй 29 и третий 30 элементы И, первый 31, вто- рой 32 и третий 33 элементы задержки, первый 34 и второй 35 элементы

ИЛИ, первый Зб и второй 37 счетчики,, первый 38 и второй 39 узлы сравнения, шифратор 40, сумматор 41, коммутатор

42, первый 43, второй 44, третий 45, четвертый 4б, и пятый 47 выходы блока управления, седьмой вход 48 блока управления.

В устройстве реализуется модифицированный метод последовательных приближений, согласно которому приращение искомой функции вычисляется по формуле

entert Logy lf.„(х,. )lj ь у (х )=max

„,„ (; )

Ч к

Приращение искомой функции на каждой итерации во всех точках имеет одинаковую величину, равную максимальному старшему разряду (обозна чен его адрес через 1) невязок, полученных на предьдущей итерации, а знак приращения определяется знаком невязки в той же точке, т.е. ьу„„, (х.) = q sign(EÄ(x. ) .

Итерационный процесс решения интегрального уравнения заканчивается при выполнении условия где Š— заданная точность решения интегрального уравнения. Представляя Е = q ", получаем условие окончания итерационного процесса

Устройство работает следующим образом.

Перед началом работы начальное приближение искомой функции у (х;) =0 заносится в сумматоры искомой функции 5, соответствующее ему значение невязок 8, (x ) f(x ) f(х ) правая часть интегрального уравнения (известная функция) — в регистры 4. На вход 16 задания численного параметра подается значение m, определяемое из соотношения Л h = q,,на вход 17 задания гочности решения подается значение г, на вход 20 тактовых импульсов поступают тактовые импульсы, на вход 2 I "задания порядка подается зна" чение порядка и.

Затем на вход 18 начальной установки подается сигнал "Начальная установка"„ а на вход 19 запуска подается сигнал "Запуск", после чего наА< чинается работа устройства.

При выполнении очередной k-й итерации по сигналу на выходе 45 блока

15 управления происходит следующее: шифратор 12 приоритета вьделяет ад45 рес 1 максимального старшего разряда невязок, вычисленных íà (k-1)-й итерации и поступающих с регистров 4 сдвига на элемент 12 через блок элементов ИЛИ 10, который поступает на

5 информационный вход дешифратора 14 и вход 48 блока 15 управления; триггеры б вьделяют знаки тех же невязок, которые поступают на группу коммутатора 13 знаков невязок и на информационные входы блока элементов И 7; коммутатор 11 переключает свой информационный вход на выход "Сдвиг влево".

Затем блок 15 управления вьдает по выходу 4б последовательно m+2 сигна0,000001

0,000011

0,000101

0,000110

0,010011

0,03

0,06

0,08

0,1

0,3

3 1 2954 лов (суммирование m+1 производится в блоке 15) на информационный вход коммутатора 11, при этом сдвигается влево (в сторону увеличения) íà m+1 разрядов содержимое регистров 4 сдви- га — значения невязок f„, (х.). После ! этого блок 15 управления выдает по первому выходу 43 последовательно и сигналов на входы генераторов 1 функции и управляющий вход коммута- )О тора 13. Генераторы 1 функций выда. ют последовательно по словам, параллельно по разрядам значения ядер

k(x; s,), которые через блоки элементов ИЛИ 2 поступают на входы суммато-15 ров 3, где они складываются или вычитаются в зависимости от знака невязок

Е,!, (х;), которые последовательно поступают с выхода коммутатора 13 через блоки элементов ИЛИ 9 и элемен- тов НЕ 8 (знак меняется на противоположный) на знаковые входы сумматоров 3. Полученные значения складываются в тех же сумматорах 3 с увеличенными на тп+1 разрядов значениями 25 невязок Я„, (х;), которые поступают с выходов регистров 4 на информационные входы сумматоров 3 и новая сумма заносится в регистры 4, По сигналам на выходе 44 блока 15 управления коммутатор 11 переключает свой информационный вход на выход "Сдвиг вправо", в результате чего содержимое регистров 4 сдвигается на m+7 разрядов вправо — в сторону уменьшения. 3 . Таким образом, в регистрах 4 содержатся величины

C„,(х;)-,Ь h ) k(x. sÄ )ay (s ) .. ,! =1

Затем блок 15 управления выдает по 40 выходу 47 сигнал на дешифратор 14 и блоки элементов И 7. С выхода дешифратора 14 величина максимального старшего разряда невязок „,(х.)

1 поступает в сумматоры 5, туда же по-.4> ступают знаки невязок, т.е, в сумматоры 5 подается приращение функции ьу (х;), где оно складывается со значейиями функции у„,(х,), полученными на предыдущей итерации. Величина при- ращения функции с выхода дешифратора

14 поступает также через блоки элементов ИЛИ 2 на .сумматоры 3, знаки этих приращений с выхода блоков элементов И 7 поступают на сумматоры че-S> рез блоки элементов ИЛИ 9 и НЕ 8.

Этим достигается получение в регистрах 4 значений невязок.

13 4

Е„(х, ) = Е„, (х,.) — a у„(х; ) !! — ji h+k(x 3 )й ff (s ), 3-1 а на выходах сумматоров 5 значений функции yÄ(xi), которые подаются на выходы 22 устройства, Последующие итерации выполняются аналогично. Останавливает работу устройства блок 15 управления, прекращая выдачу сигналов на выходе 45.

Рассмотрим выделение максимального 1 старшего разряда невязок на следующем примере, Пусть в пяти регистрах 4 сдвига хранятся следующие значения невязок

0,03; 0,06; 0,08; 0,1; 0,3 в двоичном коде (порядок n = 5, разрядность представления чисел зададим р = 6):

О, 010111

Тогда блок элементов ИЛИ 10 будет состоять из шести элементов ИЛИ, на входы которых поступают соответствующие разряды каждой из пяти невязок.

Блок элементов ИЛИ 10 производит объединение в каждом из шести разрядов невяэок. В результате на выходе блоков элементов ИЛИ 10 получим значение 0,010111. Кодирующий элемент с приоритетом 12 производит выделение старшего значащего разряда (0, 25 = 2 ) этого значения в шифрацию его адреса (I = 2). На выходе кодирующего элемента с приоритетом

12 получаем значение 2, !

В блоке 15 управления сигнал "Начальная установка" по входу 18 устанавливает первый триггер 25 в состояние, открывающее элемент И 29, подготавливая схему к работе. Сигнал

"Запуск" (начало первой итерации) по входу 19 через элемент ИЛИ 34 и элемент И 29 поступает по выходу 45 на управляющие входы триггеров 6, кодирующего элемента 12 с приоритетом и управляющий вход "Сдвиг влево" коммутатора 11. Адрес 1 максимального старшего разряда невязок поступает с выхода кодирующего элемента 12 с приоритетом на входы сумматора 41 и узла 38 сравнения, на второй вход которого поступает величина r задания

1295413 6 сигнал переполнения счетчика 37 чер з коммутатор 42 поступает по выходу 47 на управляющий вход дешифратора 14 и т вторые входы блоков элементов И 7.

Через элемент 32 задержки задержанный сигнал через элемент ИЛИ 34 поступает на элемент И 29, начиная следующую итерацию.

Рассмотрим работу устройства на

10 примере решения интегрального уравнения

Ф о р м у л а и з обретения

50 точности решения. При достижении заданной точности решения интегрального уравнения (выполнении условия .

Х > r) первый узел 38 сравнения вьдае сигнал на триггер 25, который запирает элемент И 29, прекращая выполнение последующих итераций. В сумматоре 41 происходит сложен-!е адреса

Х с величиной m задания численного параметра, поступающей íà его второй вход, и значение m+7 подается на информационный вход шифратора 40. Через элемент 33 задержки задержанный сигнал с выхода элемента И 29 поступает на первый управляющий вход коммута- 15 тора 42, переключая его информационный вход на первый выход, и через элемент ИЛИ 35 — на управляющий вход шифратора 40 (при этом величина m+7 в дополнительном коде заносится в 20 счетчик 37) и на триггер 27, устанавливая его в состояние, открывающее элемент И 30. С входа 20 тактовые импульсы через элемент И 30 поступают по выходу 46 на информационный вход коммутатора 11 до тех пор, пока счетчик 37 не вьдаст сигнал переполнения (количество импульсов равно

m+1) на триггер 27, который запирает элемент И 30, прекращая подачу такто- 30 вых импульсов. Сигнал переполнения счетчика 37 поступает также через коммутатор 42 на триггер 26, устанавливая его в состояние, открывающее элемент И 28. Тактовые импульсы 35 через элемент И 28 поступают по выходу 43 на входы генератора 1 функции и управляющий вход коммутатора

13 до тех пор, пока в узел 39 сравнения, на входы которого поступают 40 величины количества импульсов с выхода счетчика 36 и и с входа 21 задания порядка, не вьдаст сигнал (количество импульсов равно n) на второй триггер 26, устанавливая его в сос- 45 тояние, запирающее элемент И 28„Этот же сигнал по выходу 44 поступает на управляющий вход Сдвиг вправо" коммутатора 11 и через элемент 31 задержки задержанный сигнал поступает на второй управляющий вход коммутатора 42, переключая его информационный вход на второй выход, и через элемент ИЛИ 35 повторно запускает часть схемы, содержащей шифратор 40,, 55 триггер 27, элемент И 30 и счетчик

37. Б результате m+7 тактовых импульсов по выходу 46 поступают на информационный вход коммутатора 1 1, а у(х)+0„25 х з у(з) ds=x +Q, Q625x, о аналитическое решение которого у(х) =

= х, Ядро интегрального уравнения

k(x, s) = х. s,ïðàâàÿ часть f(x)

=- х2 + О, 0625х, численный параметр

Л = 0,25.

Интервал интегрирования (0,1 разбивается на 16 равных отрезков, при этом h = 1/16 = 0,0625, а величина

h = 0,25 ° 0,0625 = О, 015625 = 2 (m = б). Система счисления выбирается двоичная. Искомая функция у(х) исчисляется в 16 точках (n = 16) в центрах отрезков разбиения, Начальное значение функции у (х1)= о

= О (i = 1,2,,...,16) заносится в сумматоры 5 искомой функции, а соответствующее ему значение невязок Е,(х,:)=

= х . + 0,06?5 х; — в регистр 4 сдви-, г гов. На вход 16 задания численного параметра подавают значение 6 (m = 6) точность решения уравнения принимается Е = 2 — на вход 17 задания точности решения подают значение 12 (r = 12), на вход 21 задания порядка — значение 16 (n = 16), В таблице приведены полученные значения искомой функции (сумматоры

5), значения соответствующих невязок (в регистрах 4), которые получены после выполнения 16 итераций, значения аналитического решения уравнения и погрешность вычислений во всех точках разбиения. устройство для решения интегральных уравнений Фредгольма второго IIo рядка, включающее и генераторов подынтегральных функций уравнений Фредгольма, где и — число отрезков интегрирования, и сумматоров невязок, и накапливающих сумматоров, первый коммутатор, блок управления, первый выход блока управления подключен к

1 ч управляющему входу верного комГ1утя тора и к входам запуска и генератоJ)oB подынтегральных ф нкций уравнений Фредгольма, выходы п накапливающих сумматоров подключены соответст5 венно к п выходам результата устройства, отличающее с я тем, что, с целью увеличения быстродействия, в него введены первая группа из и блоков элементов ИЛИ, вторая 10 группа из р элементов ИЛИ, где р . Разрядность представления чисел, и блоков элементов klF., n сдвигающих регистров, и триггеров, п блоков эле— ментов И,третья группа из и элемен- 15 тов ИЛИ, второй коммутатор,дешифратор, шиФратор приоритета, причем

i-й (i = 1,...,n) вход начального значения невязки устройства подключен к установочному входу i-го регистра сдвига, 20

i-й вход начального значения итерации устройства подключен к установочному входу i-ro накапливающе"о сумматора, вход задания численного параметра устройства подключен к первому входу блока управления, вход задания точности устройства подключен к второму входу блока управления, вход задания режима устройства подключен к третьему входу блока управления, вход З0 запуска устройства подключен к четвертому входу блока управления, синхровход устройства подключен к пятому входу блока управления, вход задания порядка уРавнения устройства 35 подключен к шестому входу блока управления, второй выход блока управления подключен к первому управляющему входу первого коммутатора, третий выход блока управления подключен 40 к второму управляющему входу первого коммутатора, к стробирующему входу шифратора приоритета и к синхровходам и триггеров, четвертый выход блока управления подключен к информацион- 45 ному входу первого коммутатора, пятый выход блока управления подключен к стробирующему входу дешифратора и к первым входам и блоков элементов И, выход i-го генератора подынтегральной 50 функции уравнений Фредгольма подключен к первому входу i-ro блока элементов ИЛИ первой группы, выход i-го блока элементов ИЛИ первой группы подключен к первому информационному 55 входу i-го сумматора невязок, выход

i-ro сумматора невязок подключен к информационному входу i-го сдвигающего регистра, выход j-го разряда

/ 1 8 (j = 1...,,р, де р — разрядность представления чисел) 1 го сднигаюн, г регистра подключен к )-му разряду второго информационного входа 1.-го сумматора невязки и к 1-му входу j -го блока элементов ИЛИ второй группы, выход переноса i-ro сдвигающего регистра подключен к информационному входу i-ro триггера, выход i†- ro триггера подключен к второму входу i-го блока элементов И и к i-му информационному входу второго коммутатора, выход i-го блока элементов Й подключен к знаковому входу i-го накапливающего сумматора и к первому входу i-ro блока элементов ИЛИ третьей группы, выход шифратора приоритета подключен к информационному входу дешифратора и к седьмому входу блока управления, выход второго коммутатора подключен к вторым входам п блоков элементов ИЛИ третьей группы, выходы р блоков элементов ИЛИ второй группы подключены к информационным входам шифратора приоритета, выход дешифратора подключен к вторым входам и блоков элементов ИЛИ первой группы и к информационным входам п накапливающих сумматоров, первый выход первого коммутатора подключен к входам управления сдвигом влево и сдвигающих регистров, второй выход первого коммутатора подключен к входам управления сдвигом вправо и сдвигающих регистров, выход

i-го блока элементов ИЛИ третьей группы подключен к входу i-го блока элементов НЕ, выход которого подключен к знаковому входу i-го сумматора невязки, причем блок управления содержит три триггера, три элемента И, два счетчика, два элемента ИЛИ, два узла сравнения, три элемента задержки, сумматор, коммутатор, шифратор, причем в блоке управления первый вход блока управления подключен к первому информационному входу сумматора, второй вход блока управления подключен к первому входу первого узла .сравнения, третий в: од блока управления подключен к информационному входу первого триггера, четвертый вход блока управления подключен к первому входу первого элемента ИЛИ, пятый вход блока управления подкsnoчен к первому входу первого и второго элементов И, шестой вход блока управления подключен к первому входу второго узла сравнения, седьмой вход блока управления подключен к второму злит з реше у (х) 1 0,03125 -0,263" 10 4 0,000977 0,000977 0,0

2 О ° 09375 Оь525" 10 Ов008789

0,008789 0,0

3 Оэ15625 Оэ433 10 0;024292 Оэ024414 Оэ000122

4 О, 21875 О, 170 10 4 0,047730 О, 047852 0,000122

-0,921 ° 10

0,079224 0,079102 -0,000122

5 0,28125

6 0,34375 -0,355.10 4 0,118286

О, 1 18164 -О, 000122

0,603 10

0,164917 0,165039 0,000122

7 0,40625

8 Oэ 46875 Оэ 880 10 Ою 219849 Оэ 2" 9727 Оь 000122

9 0,53125 0,784 10 0,281983 0,282227 0,000244

10 0,59375 -0,184.10 4 0,352783 0,352539 -0,000244

-0,447 ° 10 4

0,430908 С,430664 -0,000244

11 0965625

i2 0,71875 0,511 10 4 0,516236 С,516602 0,000366

13 0,78125 0 249 10 4 0 609986 0,610352 0,000366

-0,137 10

О, 712280 О, 711914 -0,000366

14 0,84375

9 12954 информационному входу сумматора и к второму входу первого узла сравнения, выход первого элемента И подключен к первому выходу блока управления и к информационному входу первого счет- 5 чика, выход которого подключен к второму входу второго узла сравнения, второй вход первого элемента И подключен к выходу второго триггера, выход второго узла сравнения подключен lO к второму выходу блока управления, к синхровходу второго триггера и к входу первого элемента задержки, выход которого подключен к первому входу второго элемента ИЛИ и к первому управляющему входу коммутатора, второй вход первого элемента ИЛИ подключен к выходу второго элемента задержки, первый и второй входы второго элемента И подключены соответственно к выходам первого элемента ИЛИ и первого триггера, выход второго элемента И подключен к третьему выходу блока управления и к входу третьего элемента задержки, выход которого подключен к

13 10 второму входу второго элемента ИЛИ и к второму управляющему входу коммутатора, выход второго элемента ИЛИ подключен к информационному входу третьего триггера и к стробирующему входу шифратора, выход третьего триггера подключен к второму входу третьего элемента И, выход которого подключен к четвертому выходу блока управления и к информационному входу второго счетчика, выход сумматора подключен к информационному входу шифратора, выход которого подключен к установочному входу второго счетчика, выход которого подключен к синхровходу третьего триггера и к информационному входу коммутатора, первый выход коммутатора подключен к информационному входу второго триггера, второй выход коммутатора подключен к пятому выходу блока управления и к входу второго элемента задержки, выход первого узла сравнения подключен к синхровходу первого триггера.

1295413

12

Продоление таблицы

15 0,90625 -0,276 10 0,821655 0,821289 -0,000366

16 0,96875 -0,539. 10 0,938843 0,938477 -0,000366

17 18 19 Zg 21

Составитель В.Смирнов exÐeÐ, И.Попович

Корректор С,Черни

Редактор С,Патрушева

Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 619/56

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4