Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах автоматического контроля оперативной памяти. Целью изобретения является повышение достоверности контроля. Устройство содержит формирователь I адресных сигналов, формирователь 2 сигнала переполнения , блок 3 пуска-останова, элементы И 4, 5, 12-14, элемент ИЛИ 16, формирователь 6 числовых сигналив, блок 7 сравнения, блок 8 управления, блок 9 дешифраторов, блок I1 счетчиков , триггеры 10 и 15. В устройстве обеспечивается проверка влияния микросхем одного разряда друг на друга в период обращения к одной из них, а также контроль схем управления накопителя. 4 ил. (Л фиг. t

СОЮЭ СОВЕТСКИХ

С 01.1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) 01) (59 4 G 11 C 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3600075/24-24 (22) 01.06.83 (46) 07.03.87. Вюл, У 9 (72) А,К,Култыгин и Н.И,Вариес (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

II 980166, кл. G ll С 29/00, 1981.

Авторское свидетельство СССР

Ф 1048521, кл. G 11 С 29/00, )981 ° (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах автоматического контроля оперативной памяти. Целью изобретения является повышение достоверности контроля, Устройство содержит формирователь I адресных сигналов, формирователь 2 сигнала переполнения, блок 3 пуска-останова, элементы И 4, 5, 12-14, элемент ИЛИ 16, формирователь 6 числовых сигналОв, блок 7 сравнения, блок 8 управления, блок 9 дешифраторов, блок 11 счетчиков, триггеры 10 и 15, В устройстве обеспечивается проверка влияния микросхем одного разряда друг на друга в период обращения к одной из них, а также контроль схем управления накопителя. 4 ил.

1295455

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах автоматического контроля оперативной памяти, Целью изобретения является повышение достоверности контроля.

На фиг, ) представлена схема устройства для контроля оперативной памяти, на фиг. 2 — схема блока управления, на фиг. 3 — схема формирователя числовых сигналов1 на фиг.4схема формирователя сигналов переполнения., Устройство (фиг. 1) содержит формирователь 1 адресных сигналов, формирователь 2 сигналов переполнения, блок 3 пуска-останова, элементы::И 4 и 5, формирователь 6 числовых сигналов, блок 7 сравнения, блок 8 управления, блок 9 дешифраторов, первый триггер 10, блок ll счетчиков, элементы И 12-14, второй триггер 15 и элемент ИЛИ 16.

Блок 8 управления (фиг, 2) содержит элементы И 17 и 18,.триггеры 19 и. 20, элемент И 21, элемент ИЛИ 22, элементы И 23-25, триггер 26, инвертор 27, элемент И 28, триггер 29, элемент ИЛИ 30, элементы И 31 и 32 и распределитель 33 импульсов, Формирователь 6 числовых сигналов (фиг. 3) содержит триггер 34, эле- мент ИПИ 35, два элемента.И 36 и 37.

Формирователь 2 сигналов переполнения (фиг, 4) содержит пять элементов И 38-42.

Блок 9 дешифраторов содержит два дешифратора — дешифратор состояний двухразрядного счетчика и дешифратор состояний четырехразрядного счетчика, Блок ll счетчиков содержит два счетчика: двухразрядный и четырехразрядный.

Контролируемый накопитель (накопитель контролируемого запоминающего устройства) построен на динамических элементах памяти, кроме того, в каждом разряде он содержит не одну, а несколько микросхем памяти— для увеличения емкости (количества адресов) ЗУ, При каждом обращении к накопителю запись или считывание информации производится в одной из микросхем памяти в каждом разряде, остальные микросхемы памяти продолжают находиться в режиме хранения информации. В той микросхеме памяти, к которой проводилось обращение, происходит регенерация информации в запоминающих элементах, принадлежащих выбранной строке, в остальных микросхемах памяти регенерация информации по соответствующей строке должна производиться в том же цикле обращения принудительно, Устройство работает следующим образом.

В работе устройства можно выделить шесть основных этапов.

1. В запоминающие элементы (ЗЭ) всех микросхем накопителя контролируемого устройства (КУ) записывается фоновая (например, нулевая) информация.

2. В ЗЭ первой микросхемы КУ записывается информация, противоположная фоновой (например, единичная) f5

20 вертого, пятого и шестого этапов, при выполнении четвертого этапй проверяется правильность записи информации и работоспособность блока управления КУ при регенерации информации в 1.-й микросхеме накопителя в цикле обращения в условиях, когда в (i-1)"й микросхеме происходит запись или считывание противоположной информации, а при выполнении шестого этапа проверяется правильность записи, После проверки последней микросхемы происходит повторное изменение номера проверяемой микросхемы последовательно от первой до последней с прохождением четвертого, пятого и шестого этапов

3. Из ЗЭ первой микросхемы КУ считывается информация (с контролем правильности считывания), противоположная фоновой (например, единичная).

4. Из 33 i-й (i=2,3,...,n, где п — число микросхем памяти в каждом разряде накопителя) микросхемы КУ считывается фоновая (например, нулевая) информация с контролем правильности считывания.

5. В ЗЭ i-й (i=2,3,...,n) микросхемы КУ записывается информация, противоположная фоновой (например, единичная). б. Из ЗЭ i-й (i=2,3,...,n) микросхемы КУ считывается информация, противоположная фоновой (например, единичная),с контролем правильности считывания, 40 Номер проверяемой микросхемы изменяется последовательно от второй до последней с прохождением чет1295455

f0

55 при изменении фона на противоположный.

Описанный порядок изменения номеров проверяемых микросхем памяти не обеспечивает проверки влияния соседних микросхем на первую, поэтому этапы 4-6 должны быть повторены при обратном порядке следования номеров микросхем, т,е. когда за номером

i+1 следует номер

Первоначально все схемы устройства установленЬ| в нулевое состояние (цепи установки в нуль счетчиков в блоках 1 и 9 не показаны). Блок 8 управления формирует режим записи триггер 29 режима) в ЗЭ микросхем памяти по всем разрядам накопителя, Режимный сигнал поступает, на четвертый выход устройства, В блоке 8 управления с помощью первого временного импульса (ВИ1) формируются управляющие импульсы (триггер 19, элемент И 17) для счетчика строк, входящего в состав формирователя адресных сигналов, и для триггера

15, который устанавливается в исходное состояние первым синхроимпульсом (СИ1). Управляющие импульсы (длитель ностью от ВИ1 до СИ1) с выхода триггера 15 подаются на пятый выход устройства, т.е. на управляющий вход счетчика строк блока регенерации

КУ, что создает режим регенерации информации в цикле обращения к КУ.

Триггер 19 первоначально запрещает прохождение первого управляющего импульса на счетчик строк и на вход триггера 15, что соответствует формированию нулевого кода адреса. Импульс ВИ2 изменяет состояние триггера 19, после чего с выхода этого триггера подается разрешающий сигнал на вход элемента И 17. В блоке 8 управления (элемент И. 18) и в блоке фиксации состояний формирователя

2 сигналов переполнения (элемент

И 41) с помощью ВИ1 формируются управляющие импульсы для счетчика столбцов, входящего в состав формирователя 1 адресных сигналов. Элементы И 4, ИЛИ 16, блок 8 управления (триггер 20} и формирователь

2 сигналов переполнения (элементы

И 41, 42, 40) с помощью ВИ1 формируют управляющие импульсы для счетчика выбора микросхем, входящего в состав формирователя 1 адресных сигналов, Это обеспечивает последовательный перебор всех состояний счет чиков, и на первый, второй и шестой выходы устройства подается код адреса, поступающий на адресные входы накопителя КУ. С выхода формирователя числовых сигналов {триггер 34) подается нулевой сигнал на третий выход устройства (поступающий затем на информационный вход накопителя

КУ).

При записи нулевой информации в последние ЗЭ и-х микросхем памяти всех разрядов накопителя на. третьем выходе формирователя 2 сигналов пе- . реполнения появляется сигнал (цепьэлементы И 41, 42, 40, 39, 38),разрешающий с помощью ВИ1 изменение состояния триггера 20 в блоке 8 управления (цепь — элемент И 21,триггер 20), состояния двухразрядного счетчика в блоке 9 счетчиков (цепь элементы И 21 и 23, ИЛИ 22 в блоке

8 управления, двухразрядный счетчик) состояния триггера 34 числа (цепь элементы И 2! и 23, ИЛИ 22 в блоке

8 управления, четвертый выход дешифратора двухразрядного счетчика блока 9 дешифраторов, элементы И 37, ИЛИ 35, триггер 34 в формирователе

6 числовых сигналов), причем изменение состояний перечисленных элементов происходит по заднему фронту

ВИ1. Таким образом происходит переход к второму этапу проверки КУ, который определяется наличием разрешающего сигнала на втором выходе дешифратора цвухразрядного счетчика блока 9 дешифраторов.

Блок 8 управления формирует pezam записи, а также управляющие импульсы в счетчики строк и столбцов,В течение всего второго этапа счетчик выбора микросхем остается в нулевом состоянии. С выхода формирователя 6 числовых сигналов подается единичный сигнал на третий выход устройства, При записи единичной информации в последние ЗЭ первых микросхем всех разрядов накопителя на первом выходе блока фиксации состояний формирователя 2 сигналов появляется сигнал, разрешающий изменение (с помощью ВИ1) состояния двухразрядного счетчика в блоке 11 счетчиков (цепь" элементы И 24, ИЛИ 22 в блоке 8 управления, двухразрядный счетчик) и состояния триггера 29 режима в . блоке 8 управления (цепь — элементь

И 32, ИЛИ 30, триггер 29 режима).

129545

Таким образом, происходит переход к третьему этапу проверки, который определяется наличием разреша. ющего сигнала на первом выходе дешифратора двухразрядного счетчика блока 9 дешифраторов ° Блок 8 управления формирует режим считывания и управляющие импульсы, поступающие на счетчики строк и столбцов, состояние счетчика выбора микросхем и триггера 34 числа не изменяется.

При считывании единичной информации из последних 33 первых микросхем памяти всех разрядов накопителя и Контроле правильности считанной информации на первом выходе блока фиксации состояний формирователя

2 сигналов появляется сигнал, разрешающий очередное изменение состояния двухразрядного счетчика в блоке

11 счетчиков, формирование управляющего сигнала для счетчика выбора микросхем, расположенного в формирователе 1 адресных сигналов (цепь четвертый выход блока 8 управления, первый выход дешифратора двухраэрядного счетчика, пятый выход дешифратора четырехразрядного счетчика блока 9 дешифраторов, элементы И 5 и

ИЛИ 16, счетчик выбора микросхем), формирование сигнала, управляющего триггером ?6 в блоке 8 управления (цепь — элементы И 24, ИЛИ 22, второй вход блока 8 управления, элемент И 28, инвертор 27, триггер 26), формирование управляющего сигнала для четырехразрядного счетчика блока 11 счетчиков (цепь — четвертый выход блока 8 управления, первый выход дешифратора двухразрядного счетчика блока 9 дешифраторов, элемент И 13, четырехразрядный счетчик), формирование сигнала, управляющего триггером 34 числа в формирователе 6 числовых сигналов (цепь — четвертый выход блока 8 управления, первый выход дешифратора двухразрядного счетчика, третий выход дешифратора четырехразрядного счетчика блока 9 дешифраторов, элементы И 36, ИЛИ 35, триггер 34 в формирователе 6 числовых сигналов).

Таким образом происходит переход к четвертому этапу проверки, в начале которого происходит формирование второго управляющего импульса (с помощью синхроимпульса СИ2) для двухразрядного счетчика блока 11

5 б счетчиков (цепь — триггер 26, элемент И 25, двухразрядный счетчик), который формирует разрешающий сигнал на четвертом выходе блока 9 дешифраторов, импульс СИЗ устанавливает триггер 26 в исходное с0стояние. Блок 8 управления формирует режим считывания и управляющие импульсы, поступающие на счетчики строк и столбцов (блок )), состояние счетчика выбора микросхем (блок

1) изменяется на единицу, с. выхода формирователя 6 числовых сигналов подается нулевой сигнал на вход блока 7 сравнения.

После считывания нулевой информации из последних ЗЭ вторых микросхем всех разрядов накопителя и при положительном результате контроля правильности считанной информации происходит переход к пятому этапу проверки, при этом формирование управляющих импульсов, поступающих на формирователи 1 и 6 адресных и числовых сигналов соответственно и двухразрядный счетчик блока 11 счетчиков аналогично описанному, дополнительно к этому в блоке 8 управления происходит формирование сигнала,управляющего триггером 29 режима (цепь — элементы И 24, ИЛИ 22, триггер 20 в блоке 8 управления, четвертый выход дешифратора двухразрядного счетчика блока 9 дешифраторов, элементы И 31, ИЛИ 30, триггер 29 режима в блоке 8 управления).

Выполнение пятого, переход к шес. тому этапу и выполнение шестого этапа аналогичны описанным соответственно второму и третьему этапам и т.д. На шестом этапе при проверке последних микросхем накопителя на третьем выходе дешифратора четырехразрядного счетчика блока 9 дешифраторов формируется сигнал, запрещающий изменение состояния триггера 34 числа в формирователе 6 числовых сигналов. Таким образом, при втором, третьем и так далее повторениях шестого этапа проверки последних микросхем записываемая и считываемая информация изменяются на противоположную. При третьем, пятом и так далее повторениях шестого этапа проверки последних микросхем к особенностям управления относится формирование двух управляющих сигналов: на пятом выходе дешифратора четырехразрядного счетчика блока 9 дешифратоl?95455 ров формируется сигнал, запрещающий формирование управляющего импульса, поступающего на счетчик выбора микросхем, а на шестом выходе — сигнал, разрешающий формирование управляющего импульса, поступающего на триггер

10 (цепь — четвертый выход блока

8 управления, элементы И 13.и 14, триггер 10). Таким образом, изменение состояния триггера 10 переклю- 10 чает режим работы счетчика выбора

1 микросхем на реверсивный и обратно, При выполнении четвертого и шестого этапов проверки КУ производится контроль считанной информации бло- 15 ком 7 сравнения, на второй вход которого поступает считанная из КУ информация. Если результат сравнения отрицательный, то на выходе этой схемы формируется управляющий 20 импульс с помощью ВИЗ, который производит останов работы распределителя 33 импульсов в блоке 8 управления (цепь — триггер 29 режима в блоке

8 управления, элемент И 12, блок

3 пуска-останова, распределитель 33 импульсов). Останов устройства определяет неисправности в КУ либо в блоке управления (отсутствие организации регенерации в цикле обраще- 30 ния), либо несоответствие времени выборки адреса необходимым требованиям, В первом случае остановы устройства наблюдаются при проверке каждых микросхем, во втором случае— при проверке одной, двух микросхем.

Формула и з обретения

Устройство для контроля оператив- 40 ной памяти, содержащее блок управления, первый и второй выходы которого соединены с первым и вторым входами формирователя адресных сигналов, выходы первой и второй групп которого являются выходами младших разрядов адреса устройства, а выходы первой группы соединены с входами первой группы формирователя сигналов переполнения, первый выход которого подключен к первым входам пер. вого элемента И и первому входу блока управления, третий выход которого соединен с вторым входом первого элемента И, четвертый выход блока управления подключен к первым входам второго элемента И и блока счетчиков, второй вход которого соединен с пятым выходом блока управления, первый выход блока счетчиков подключен к первому входу блока дешифраторов, первый выход которого соединен с вторыми входами второго элемента

И и блока управления, с первыми входами третьего элемента И и формирователя числовых сигналов, вьгход которого является информационным выходом устройства и подключен к одниМ информационным входам блока сравнения, другие информационные входы которого являются информационными входами устройства, управляющий вход соединен с шестьгм выходом блока управления, а выход соединен с первым входом четвертого элемента И, второй вход которого подключен к седьмому вьгходу блока управления, а выход соединен с входом блока пускаостанова, выход которого подключен к третьему входу блока управления, четвертый вход которого соединен с вторым выходом блока дешифратсров, а восьмой выход блока управления является выходом записи-считывания устройства, выход пятого элемента И подключен к одному входу первого триггера, другой вход которого соединен с девятым выходом блока управления и вторым входом формирователя числовых сигналов, о т л и ч а ющ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены второй триггер и элемент ИЛИ, причем первый и второй входы второго триггера соединены соответственно с первым и десятым выходами блока управления, а выход является выходом управления регенерацией устройства, выходы третьЕй группы формирователя адресных сигналов являются выходами старших разрядов адреса устройства, а выходы второй и третьей групп соединены с входами второй и третьей групп формирователя сигналов переполнения, второй и третий выходы которого подключены к пятому и шестому входам блока управления, четвертый выход которого подключен к пятому входу формирователя числовых сигналов и второму входу третьего элемента И, выход которого соединен с первым входом пятого элемента И и третьим входом блока счетчиков, второй выход которого подключен к второму входу блока дешифраторов, второй, третий, четвертый, пятый и шестой выходы которого соединены соответственно с третьим, четвертым входами формирователя числовых сигналов, с седьмым входом блока управления, вторым входом пятого элемента И, вторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, третий вход первого!

295455 !О элемента И соединен с одиннадцатым выходом блока управления, а выход— с вторым входом элемента ИЛИ, выход которого и выход первого триггера подключены соответственно к третьему и четвертому входам формирователя адресных сигналов, Составитель О.Исаев

Редактор И,Николайчук Техред А.Кравчук КоРРектоР M.Пожо

Заказ 622/58 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

l13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4