Устройство для контроля сбоев псевдослучайного испытательного сигнала

Устройство для контроля сбоев псевдослучайного испытательного сигнала

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике измерений и является дополнительным . к авТо св. № 1234985. Цель изобрете .ния расширение функциональных возможностей путем контроля многократных сбоев. Для случая двух каналов обработки устр-во содержит г-р 1 псевдослучайных сигналов, г-р 2 тактовой частоты, коммутатор 3, блок 4 интегрирования, четьфе сумматора 7, 9, 12 и 14 по модулю два, два В-триггера 8 и 10, два блока 11 и ГЗ задержки , два счетчика 15 и 16, г-р 17 меток времени, счетчик 18 меток времени , блок 19 управления, RS-триггер 20, блок 21 формирования интервалов счета, вычислительный блок 2ii, блок 23 индикации, два преобразователя параллельного кода (Ш1К) 24 и 25 и четыре счетчика 26-29 двух групп, Устр-во может работать в двух режимах: в режиме синхронизации и в режиме измерения сбоев. Благодаря введению ПИК 24 и 25 и счетчиков 26-29 в устр-ве наряду с регистрацией общего количества сбоев имеется возможность измерения количества пачек сбоев, в которых сбои следуют подряд. Устр-во по п. 2,ф-лы отличается вы- . полнением ППК, даны его ил. для случаев двух и четырех каналов обработки . 1 з.п. ф-лы, 6 ил. с В N)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (ц 4 Н 04 L 11/08 //Н 04 В 3/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕ ГЕЛЬСТЬУ

ГОСУДА СТВЕННЫй КОМИТЕТ CCCP

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) !234985 (21) 397038?/24-09 (22) 28.10.85 (46) 07.03.87. Бюл. Р 9 (71) Ленинградский электротехнический институт связи им. проф. M.À. БончБруевича (72) 1О. К. Смирнов (53) 621.391.8(088.8) (56) Авторское свидетельство СССР

Р 1234985, кл. Н 04 L 11/08 / /

//Н 04 В 3/46, 1984. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕВ

ПСЕВДОСЛУЧАЙНОГО ИСПЫТАТЕЛЬНОГО СИГНАЛА (57) Изобретение относится к технике измерений и является дополнительным: к авт. св. 9 1234985. Цель изобрете,ния — расширение функциональных возможностей путем контроля многократных сбоев. Для случая двух каналов обработки устр-во содержит г-р 1 псевдослучайных сигналов, r-p 2 тактовой частоты, коммутатор 3, блок 4 интегрирования, четыре сумматора 7, 9, 12 и 14 по модулю два, два D-триггера 8 и 10, два блока 11 и 3 задержки, два счетчика 15 и 16, r-p 17 меток времени, счетчик 18 меток времени, блок 19 управления, RB-триггер

20, блок 21 формирования интервалов счета, вычислительный блок 22, блок

23 индикации, два преобразователя параллельного кода (ППК) 24 и 25 и четыре счетчика 26-29 двух групп.

Устр-во может работать в двух режи мах: в режиме синхронизации и в режиме измерения сбоев. Благодаря введению ППК 24 и 25 и счетчиков 26-29 в устр-ве наряду с регистрацией общего количества сбоев имеется возможность измерения количества пачек сбоев, в которых сбои следуют подряд.

Устр-во по п. 2.ф-лы отличается вы- . полнением IIIIK, даны его ил. для случаев двух и четырех каналов обработки. 1 s.ï. ф-лы, 6 ил.

295534 2

1 1

Изобретение относится к технике измерений в цифровых линиях связи, может быть использовано для контроля сбоев псевдослучайного испытательного сигнала и является усовершенствованием устройства по авт. св.

Р 1234985.

Цель изобретения - расширение функциональных возможностей путем контроля многократных сбоев.

На фиг. 1 представлена электрическая структурная схема устройства для кон роля сбоев псевдослучайного испытательного сигнала для случая двух (n = 2) каналов обработки; на фиг. 2схема преобразователя параллельного кода для случая двух (n = 2) каналов обработки; на фиг. 3 - схема преоб= разователя параллельного кода для случая четырех (n = 4) каналов обработки; на фиг. 4 - схема блока управления, блока формирования интервалов счета и генератора меток времени; на фиг. 5 — временные диаграммы, поясняющие работу основных блоков устройства для контроля сбоев псевдослучайного испытательного сигнала; на фиг. 6 - схема генератора псевдослучайных сигналов.

Устройство для контроля сбоев псевдослучайного испытательного сигнала (фиг. 1) содержит генератор 1 псевдослучайных сигналов, генератор

2 тактовой частоты, входной коммутатор 3, блок 4 интегрирования, содержащий фильтр 5 нижних частот и пороговый элемент 6, первые сумматор 7 по модулю два и D-триггер 8, вторые сумматор 9 по модулю два и 0-триггер

10, первый блок 11 задержки, третий сумматор по модулю два 12, второй блок 13 задержки, четвертый сумматор по модулю два 14, первый счетчик 15, второй счетчик 16, генератор 17 меток времени, счетчик 18 меток времени, блок 19 управления, RS-триггер

20, блок 21 формирования интервалов счета, вычислительный блок 22, блок

23 индикации, первый и второй преобразователи 24 и 25 параллельного кода, первый и второй счетчики 26 и 27 первой группы, первый и второй счетчики 28 и 29 второй группы.

Преобразователь 24 параллельного кода для случая двух (n = 2) каналов обработки (фиг. 2) содержит первый элемент И 30, первый Э-триггер

31, первый сумматор по модулю два

f0

32, второй D-триггер 33, второй элемент И 34, третий D-триггер 35,.второй сумматор по модулю два 36, четвертый D-триггер 37,.пятый D-триггер

38, шестой D-триггер 39.

Преобразователь 24 параллельного кода для случая четырех (n = 4) каналов обработки (фиг. 3) содержит первый, второй, третий и четвертый элементы И 40-43, первый, второй, третий и четвертые D-триггеры 44-47, первый, второй, третий и четвертый сумматоры по модулю два 48-51, пятый, шестой, седьмой и восьмой Ртриггеры 52-55, девятый, десятый, одиннадцатый и двенадцатый триггеры

56-59.

Блок 19 управления, блок 21 формирования интервалов счета и генера" ратор 17 меток времени (фиг. 4) содержат дешифратор 60 адреса, элемент

3 -HE 61 элемент 2 ИЛИ 62, генератор 63.пачек импульсов, элемент

И 64, RS-триггер 65 фиксации переполнения, элемент 3 ИЛИ бб, RS-триггер 67 привязки, D-триггер 68, элемент 2 И 69, первый элемент 2 ИЛИ- НЕ

70, второй элемент 2 ИЛИ-НЕ 71, элемент 2 И-НЕ 72, кварцевый генератор

73, первый, второй, третий и четвертый счетчики 74-77.

Генератор 1 псевдослучайных сигналов (фиг. 6) содержит Э-триггеры 7883, сумматор 84 по модулю два, Dтриггеры 85=91, сумматор по модулю, два 92.

Работает устройство для контроля сбоев псевдослучайного испытательного сигнала следующим образом.

Исследуемый сигнал в виде И-последовательности поступает на вход входного коммутатора 3, который осуществляет преобразование последовательного кода на входе в 2-разрядный бинарный .параллельный код на своих выходах. При этом на каждом выходе входного коммутатора 3 длительность кодового импульса равна двум тактовым интервалам, причем сигнал, поступающий на вход второго сумматора по моцулю два 9, соответствует сигналу

Я„ „ в первой половине предыдущего двухтактового интервала, а сигнал, поступающий на вход первого сумматора по модулю два 7, - сигналу S во второй половине предыдущего двухтактового интервала преобразования из последовательного кода на входе в

12 параллельный код на выходе входного коммутатора 3. Начало двухтактового интервала задается напряжением полутактовой частоты с выхода генератора

2 тактовой частоты (генератор 2 входит в состав регенерационной аппаратуры исследуемой линии связи либо является специальным выделителем

\ тактовой частоты в предлагаемом устройстве подобным выделителям тактовой частоты регенераторов). Обознаl чим $„, и $„ соответственно коды сигналов на выходах второго и первого D-триггеров 10 и 8, аналогично кодам Я „ „ и Sä в первой и второй половинах двухтактового интервала, за.даваемого напряжением полутактовой частоты, с выхода генератора 2 такто< 1 вой частоты. Выразим коды S„ и S через S п,: и Я„и оператор задержки Х.

Предлагаемое устройство может работать в двух режимах: в режиме синхронизации, когда первый и второй

Э-триггеры 8 и 10 сброшены в нулевое состояние импульсом, сформированным на выходе порогового элемента 6 и в режиме измерения сбоев, когда логи» ческие уровни напряжения на выходах первого и второго D-триггеров 8 и 10 изменяются в соответствии с сигналами на входах первого и второго сумматоров по модулю два 7 и 9, поскольку логический уровень напряжения на выходе порогового элемента 6 равен нулю. н

Голучим выражение для кодов S (I и Я на выходах первого и второго сумматоров 7 и 9 по модулю два в первой и второй половинах двухтактового интервала в режиме синхронизации, при котором с выхода первого суммато" ра 7 на вход блока 4 интегрирования поступает непрерывный поток импульсов ошибок. На выходе блока 4 интегрирования вырабатывается при этоя сигнал уровня логической единицы, который сбрасывает в нулевое состояние первый и второй D-триггеры 8 и 10.

В этом случае код сигнала $„", выражается суммой по модулю два кода

S, на одном входе второго сумматора по модулю два 9 и кода на выходе

D-триггера 83, который можно выразить в следующем виде:

Аналогично можно вычислить, что код на выходе первого сумматора 7 по модулю два Яй выражается в виде:

=S $ Х +S Õ !

2О Код Яд является результатом задержки псевдослучайного сигнала-на один такт ° Поэтому, используя оператор задержки Х, можно записать соотношение:

= Я

Тогда окончательно получим:

Я, =$(1+У +Х ), Il

Sï

= S„(1+ Х" + Х"), (I <5 где полином (1 + Х + Х ) соответствует образующему полиному генератоЗ5 ра 1 псевдослучайного сигнала в виде

И-последовательности.

Если псевдослучайный сигнал Я„ „

S вырабатывается генератором 1 со структурой обратных связей, описыва40 емо образующим полиномом (1 + Х + и

i5 и

+ Х ) и не содержит сбоев, то Я„, I и Я„ равны нулю. В этом случае на входах сброса первого и второго Ртриггеров 8 и 10 установится йапря4g жение логического нуля, поскольку на . вход блока 4 интегрирования поступает нулевое напряжение. В результате первый и второй D-триггеры 8.и 10 будут функционировать как блоки задержки. у Устройство переходит в режим измерения сбоев.

Если при этом в псевдослучайном сигнале появляются отклонения (сбои) по сравнению с эталонной M-после55 довательностью. т.е.

Я и-1 " +l (П-I) 95534

4 где выражение в скобке соответствует коду на выходе сумматора 84 по модулю два, которое является результаа том суммирования. кода S„X на первом

5 входе сумматора 84 по модулю два и кода Я Х на втором входе сумматора

8 и

84 по модулю два. Тогда справедливо соотношение:

+ $ Х + Я Х

$83 (SAX + SAX

МП П >

1295534

Б11 9

Си 9, Х E„

s. = =(s„s, ) х, 91-1 (91-1 Г93) сз+ <в< 2 Т

+ Я„,(X" + Х ); где Б„1„, и Б 9„ — соответствующие значения кодов для М-последовательности в первой и второй половинах двухтактового интервала;

F.„ и E„ - аналоговые значения для сбоев 1"1-последовательности, то на входах первого и второго Dтриггеров 8 и 10 появляются сигналы ! 1 ошибки Б„,, S„, которые меняют логические уровни поступающего входного сигнала Б S „. При этом опорная псевдослучайная последовательность, записанная ранее в генераторе

1, не меняется. Благодаря этому на вьходах первого и второго D-триггеров

8 и 10 выделяется сигнал ошибок (сбо1 1 ев) S, S соответствующий сигналу сбоев с „,,С„ входного испытательного псевдослучайного сигнала S„-9

Я . Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах первого и второго

D-триггеров 8 и 10 появляются сигналы первый из которых соответствует по времени сбою, приходящемуся на первую половину двухтактового интервала, а второй » на вторую половину двухтактового интервала напряжения полутактовой частоты.

Покажем теперь, каким образом в предложенном устройстве выходные сиг-! налы S„ 1, Б91 выражаются через входные сигналы S „ „ Я„. Для предлагаемо" го устройства, работающего в режиме измерения сбоев, может быть записана следующая система уравнений:

s„= (s„x + s„) x (1+х ) x

Я вЂ” (S Х + Б„,) Х (1+Х ) Х где Я, и Яб — сигналы на выходах

D-триггеров 91 и 183 генератора 1 псевдослучайной последовательности.

Из системы уравнений могут быть получены следующие уравнения для

I I

sn ° б

2 16

= s„,õ + ;-„(õ + х ) +

+ s„(x " + х ).

Отсюда следует, что."

Я„ = Б х (1 + х + х ) +

+ Б„(X + Х )9

9 (41 15

Я „=s..õ (1+х +х }+

15 !

5 + s (x + х }.

Умножение на образующий полинам (1 + Х + Х } означает выделение

Н 19 ошибок E, E из принятой N-no20 следовательности. Поэтому уравнения для сбоев с„ „ и С могут быть после соответствующих преобразований записаны в следующей Аорме:! 1 где Е п„, с - сигналы ошибок (сбоев) на выходах первого и второго D-триггеров 8 и 10, Последние уравнения показывают, что сигналы ошибок на выходах первого и второго D-триггеров 8 и 10 задержаны на два тактовых интервала по

I отношению к сигналу ошибок (сбоев) во входной последовательности, однако

35 структура пачки сбоев на выходе палностьи соответствует структуре сбоев на входе.

Благодаря тому, чта имеющиеся в

0 устройстве сумматоры по модулю два нигде не соединяются непосредственно друг с другом, поскольку разделены D-триггерами, сумма задержек в сумматоре по модулю два 1, и в D45 тРиггере, необходимая для работоспособности устройства, должна быть не больше двойного тактового интервала 2 Т, т.е.

Если (l = (= 4 нс 9 ч О максималь ное значение тактовой частоты Я

1/Т равно 250 ИГц.

55 В предлагаемом устройстве, пред= назначенном для регистрации импульсов сбоев, следуищих с частотой до

280 МГц и более, имее;.ся как минимум

95534

5 (с выходов генератора 63 пачек импульсов). Под действием этих импульсов в счетчиках происходит цикличесI

7 12 два канала счета импульсов. На счетные сигнальные входы первого и второго счетчиков 15 и 16 поступают импульсы сбоев в параллельном коде с выходов первого и второго D-триггеров

8 и 10. Начало интервала счета задается автоматически по программе обработки вычислительным блоком 22, который по адресной шине посылает в блок 19 управления байтовую комбинацию сигналов, вызывающую сброс первого и второго счетчиков 15 и 16, предназначенных для подсчета импульсов сбоев счетчика 18 меток времени, а также счетчиков 26-29 групп. После снятия импульса сброса счетчики первый и второй 15, 16 могут переходить в режим счета. Если при этом на вход запрета блока 19 управления (т..е. на вход элемента ИЛИ 62 ) поступает нулевой сигнал с порогового элемента 6, то с выхода элемента ИЛИ 62 на входы сброса первого и второго счетчиков

15 и 16 поступает также нулевой сигнал, не вызывающий сброса первого и второго счетчиков 15 и 16, которые в этом случае переходят в режим счета.

Если же на вход запрета блока 19 управления поступает с порогового элемента 6 единичный сигнал, то это приводит к сбросу всей накопленной информации в первом и втором счетчиках

15 и 16. После этого цикл накопления информации в первом и втором счетчиках 15 и 16 начинается сначала. Благодаря этому единичный сбой или пачка сбоев в генераторе 1 псевдослучайного сигнала не будет зарегистрирован как сбой передаваемого сигнала..

Сброс по цепи запрета возникает также при включении питания устройства, когда в генераторе 1 псевдослучайного сигнала происходят процессы установления состояния синхронизации.

Таким образом, сброс по цепи запрета позволяет исключить из регистрации сбои устройства, не отражающие состояние канала связи, что повышает точность измерений, По прошествии заданного интервала вычислительный блок 22 вырабатывает на адресной магистрали комбинацию сигналов "Сдвиг", под действием которой блок 21 формирования интервалов счета запрещает счет импульсов в первом и втором счетчиках.

15 и 16, а блок 19 управления в момент появления заднего отрицательного фронта импульса запроса информации

55 с вычислительного блока 22 вырабатывает импульсы управления сдвигом информации, поступающие на входы управления сдвигом информации в счетчиках кий сдвиг информации, После заверше« ния очередного такта сдвига информации в первом и втором счетчиках 15 и

16 вычислительный блок 22 запоминает информацию на выходах предпоследней ступени первого счетчика 15. После завершения сдвига информации в первом и втором счетчиках 15 и 16 вычислительный блок 22 снимает с адрес-. ной шины комбинацию, соответствующую сдвигу информации в первом и втором счетчиках 15 и 16. При этом информация в первом и втором счетчиках 15 и 16 после полного цикла сдвига возвращается в соответствующие каскады счета, а устройство снова переходит в режим счета импульсов сбоев и меток времени.

Таким образом, в памяти вычислительного блока 22 имеется информация с количестве импульсов сбоев, заре" гистрированных первым и вторым счет-.: чиками 15 и 16, а также меток времени, зарегистрированных в счетчике 18 меток времени, Сумма показаний первого и второго счетчиков 15 и 16 дает общее количество сбоев за измеряемый интервал. Показания счетчика 18 меток времени соответствуют количеству тактовых интервалов за время измерений. Если импульсы сбоев следуют через период, то на входе первого счетчика 15 или второго счетчика 16 образуется один длинный импульс, что приводит к ошибкам при регистрации количества сбоев, На практике такая ситуация встречается крайне редко,. поскольку в цифровых линиях связи достоверность передачи информации должна быть высока и сбои происходят, как правило, однократно. Для исключения ошибок регистрации в случае, если сбои занимают несколько тактовых интервалов, счет в первом и втором счетчиках 15 и 16 должен быть син. синхронизирован с тактовым сигналом, поступающим с тактового входа генератсра 1 псевдослучайного сигнала, Первый и второй счетчики 15 и 16 считают в этом случае количество тактовых интервалов, на которые приходятся по-

295534 1О

На первых выходах преобразователей

24 и 25 параллельного кода количества сбоев (занимающих один тактовый интервал параллельного кода), будут выражаться следующими соотношениями соответственно для первого, второго и т.д. преобразователей 24," 25 и т.д.: ступающие с выхода первого и второго

D-триггеров 8 и 10 импульсы сбоев.

Рассмотрим как происходит в устройстве измерение количества пачек сбоев, занимающих один, два и так далее тактов исходного измеряемого сигнала.

В соответствий с принципом работы первого и второго преобразователей

24 и 25 производится выделение начала пачек. При этом на выходах формируется параллельный код, количество импульсов в котором равно количеству пачек сбоев для сигнала, поступающего на входы соответствующего преобразователя 24, 25. На выходах преобразователей 24 и 25 формируется в параллельном коде сигнал, соответствующий тому, что из пачек входного сигнала как бы вычитается по одному импульсу сбоя длительностью в один такт, т.е, следующий преобразователь

25 обрабатывает сигнал, пачки которого имеют кратность сбоев, уменьшен. ную. на единицу, по сравнению с сигналом на входах преобразователя 24.

Группы счетчиков 26-29 подсчитывают суммарные количества пачек сбоев, в которых, исключены количества пачек„ соответствующие предыдуир м кратностям сбоев. В результате из измерений могут быть вычислены вычислительным блоком 22 количества пачек Н,, N,...1Ч,, а также суммарное количество пачек высших кратностей. Поскольку известно общее количество сбоев М о (Т), то вычислительный блок 22 может также вычислить среднее количество сбоев, при-. ходящихся. на одну пачку высшей кратности, Благодаря введепию преобразователей 24, 25 и счетчиков 26, 27 и 28, 29 групп IloHBJIHBTcH возможность измерения количества пачек сбоев, в которых сбои следуют подряд. При этом общие признаки предлагаемого и известного устройств обеспечивают регистрацию общего количества сбоев.

И +. „. +(k-m+1) N„.

N„„+...+ К .. где Н; — количество пачек импульсов сбоев, занимающих i тактовых интервалов нодряд;

° - максимальная кратность ошибок,,i 1, = N< + 2 N + 3 N + ...,+iN +...+ о <

+ kN

N + 2 N> +. „.+(m 1) N + ° ° .+(k 1)

N +, +(m-2) N +...+(k-2) N ;

На вторых выходах преобразователей

24, 25 параллельного кода количества сбоев будут выражаться следующими соотношениями для первого, второго и т.д. преобразователей 24, 25 и т.д.:

N(+N +N +...+И +...+Л

N + N +„..+ М,„ +...+ И

Результаты ш измерений на вторых выходах преобразователей 24 и 25 позволяют вычислить при помощи вычислительного блока 22 количества

Л,, N,..., N,пачек сбоев, содержащих соответственно 1, 2,„,. m-1 сбоев, следующих подряд, Кроме того, поскольку известно общее количество сбоев N» то можно вычислить количество сбоев высшей кратности шИ„„+

+...+ k N„, a поскольку известно общее количество пачек высшей кратности N +...+ Е„, тэ можно вычислить среднее количество сбоев, приходящихся на одну пачку высшей кратности, т.е. измерить

45 (mNÄ+ ...+ 1с 11 )/(NÄ+„..+ Хт ), На фиг. 1 изображен пример устройства, в котором -:.ыеется ш = 2 групп счетчиков. Первая группа счетчиков 26 и 27 измеряет количество пачек N, + ...+ NK. Âòoðàÿ группа счетчиков 28 и 29 измеряет количество пачек N + ...NÄ. l3 группах счетр5 чиков количество ступеней счета может быть сделано тем меньше, чем больше кратность регистрируемых пачек сбоев, поскольку как правило, в циф11 !2 ровых линиях связи наибольшую долю составляют однократные сбои, а доля сбоев с большей кратностью существенно меньше. Поэтому технически несложно наращивать количество преобразователей и соответствующих групп счетчиков.

Рассмотрим особенности работы блока 19 управления, блока 21 формирования интервалов счета и генератора

17 меток времени по временным диаграммам фиг. 5. Пусть RS-триггер 20 установлен по R-входу в состояние

"Работа импульсом с выхода дешифратора 60 адреса.

При состоянии адресной магистрали

"Сброс" (фиг. 5 а,б) будет сброшен

RS-триггер 65 фиксации переполнения, а RS-триггер 67 привязки будет установлен в состояние "1" (фиг. 5, д) по входу S ближайшим импульсом меток времени (фиг. 5, в), проходящими через элемент 2 И-НЕ 72. После этого

D-триггер 68 будет установлен в состояние "0" (фиг. 5,е) импульсом меток времени с выхода счетчика 75 (фиг. 5,г), следующих с большей частотой, чем метки времени с выхода счетчика 76 (фиг. 5,в). Элемент 2 И

69 формирует напряжение сброса меток времени (фиг. 5,ж), поступающее на R-входы сброса счетчиков 74-77 генератора 17 меток времени. После прекращения комбинации сброса начинают работать счетчики 74-76 генератора 17, вырабатывая напряжения меток времени (фиг. 5,в и 5,г). Когда вычислительный блок 22 вырабатывает комбинацию "Сдвиг" (фиг. 7,а), то это приведет к формированию нулевого уровня сигнала разрешения счета после прихода ближайшей следующей метки времени (фиг.5, в). Счет импульсов сбоев прекратится, в элементе 3 ИНЕ 61 будут сформированы синхроимпульсы (фиг. 5,к), а в генераторе 63 пачек начнется формирование импульсов управления сдвигом информации в счетчиках 74-76 (на фиг. 5,л обозначены начальные моменты формирования пачек). D-триггер 68 устанавливается в состояние "0" последним импульсом меток времени (фиг ° 5,г) устанавливается в состояние "1" первым импульсом меток (фиг. 5,r) соответственно после начала и окончания комбинации

"Сдвиг". Генератор 17 меток времени прекращает формирование импульсов

95534 !2

1О 15

55 меток времени на время действия импульса сброса меток времени (фиг, 5,ж) . Элемент 3 И-НЕ 61 формирует синхроимпульсы (фиг. 5, к ) из импульсов запроса (фиг. 5,и), поступающих от вычислительного яnv.

После прекрашения комбинации Сдвиг" снимается напряжение сброса меток времени (фиг. 5,ж), начинается формирование импульсов меток (фиг. 5,в,r) разрешается счет импульсов напряжения (фиг, S,ç) в первом и втором счетчиках 15, 16 и счетчиках 16-29 групп и счетчике 18 меток времени.

Если RS-триггер 20 установлен в состояние "Контроль" no S-входу напряжением с выхода дешифратора 60 адреса, то первый и второй счетчики 15 и 16 считают метки времени с выходов счетчиков 74 и 75 генератора 17 меток времени, а счетчики групп 26-29— с выходов счетчика 77 генератора 17 меток времени. Поскольку начало,и конец генерации меток времени определяется блоком 21 формирования интервалов счета и синхронизированы с началом и окончанием интервала счета, то количество импульсов, накопленное в счетчиках, строго пропорционально коэффициентам деления счетчиков 7477. Так, например, если счетчики 7476 десятичные, то отношение показаний основных счетчиков и счетчика меток времени, полученных в блоке ?3 индикации, будет точно пропорционально числу 10 (или его степеням). Если счетчик 77 двоичный, то в режиме контроля соотношение показаний счетчиков групп 26-29 будет кратно степеням числа два.

Таким образом, по соотношению показаний первого и второго счетчиков

15 и 16, счетчика 18 меток времени и счетчиков групп 26-29, полученным на выходе блока 23 индикации, можно судить об исправности счетно- вычислительных элементов устройства. Контроль исправности может выполняться автоматически в процессе работы вычислительного блока 22 либо вручную путем задания адресной комбинации

"Контроль" с пульта вычислительного блока 22 перед началом измерений.

Контроль исправности всего тракта выполняется путем генерации детерминированного сбоя в генераторе псев» дослучайного сигнала передающей аппаратуры линии связи.

1З

Кратность интервала счета (фиг. 5,з) периоду меток-времени (фиг. 5,в) гарантирует точность измерения интервала времени регистрации сбоев, что способствует повышению точности измерений, выполняемых предлагаемым устройством.

Формула изобретения

1. Устройство для контроля сбоев псевдослучайного испытательного сигнала по авт. св. Ф 1234985, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем контроля многократных сбоев, дополнительно введены m последо вательно соединенных преобразователей параллельного кода и ш последовательно соединенных групп счетчиков по и последовательно соединенных счетчиков в каждой группе, при этом тактовые входы преобразователей параллельного кода и счетчиков групп соединены с.первым выходом генератора так.товой частоты, первый и второй сиг< нальные входы первого преобразовате- ля параллельного кода соединены с выходами первого и второго В-триггеров соответственно, сигнальные входы

j-ro счетчика i-ой группы соединены с -ыми выходами i-го преобразователя параллельного-кода, входы сброса и управления сдвигом счетчиков групп соединены соответственно с выходами сброса и управления сдвигом блока управления, сдвигающие входы первого счетчика первой группы соединены с сдвигающими выходами счетчика меток, сдвигающие входы счетчиков групп, кроме первого счетчика первой группы соединены с сдвигающими выходами предыдущего счетчика групп, сдвигающие

95534 14 выходы последнего счетчика последней группы соединены с сдвигающими входами последнего счетчика, входы контрольных частот счетчиков групп соединены с дополнительными выходами контрольных частот генератора меток времени, входы управления состояниями счетчиков групп соединены с выходом

RS-триггера, входы разрешения счета

1р счетчиков групп соединены с выходом разрешения счета блока формирования интервалов счета, входы переполнения которого соединены с выходами переполнения счетчиков групп.

15 2. Устройство по и. 1, о т л и = ч а ю щ е е с я тем, что преобразователь параллельного кода содержит последовательно соединенные первый элемент И, первый D-триггер, первый

20 сумматор по модулю два и второй Dтриггер, последовательно соединенные второй элемент И, третий В-триггер, второй суьыатор по модулю два и четвертый Э-триггер, пятый Р-триггер, 25 вход которого объединен с вторыми входами первого и второго элементов

И и является первым сигнальным входом преобразователя параллельного кода, а выход соединен с вторым

gp входом спервого сумматора по модулю два, шестой D-триггер, вход, которого объединен с первым входом второго элемента И и является вторым сигнальным входом преобразователя параллельного кода, а выход соединен с вторыми входами первого элемента И и второго сумматора по модулю два, при этом, тактовые входы D-триггеров объедине= ны и соединены с тактовым входом пре40 образователя параллельного кода., первый и второй выходы которого являются выходами второго и четвертого D-триггеров соответственно.

1295534 иа циг.4

1295534 1пи5оно оя с Заказ. 628j62

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4.

@ez.b

Составитель 3. Борисов

Редактор С. Патрушева Tezpep,,.Ë.Cåðäþêîèà Корректор N. Иароши, Тираж 639 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

И3035, Москва, 7(-35, Раушская наб., д. 4/5