Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении средств ввода одиночного потока данных в му.:1ьтипроцессорные вычислительные системы класса «одиночный поток команд - множественный поток данных. Целью изобретения является расширение области применения устройства за счет поочередного ввода матриц данных в реконфигурируемые мультипроцессорные вычислительные системы. Буферное запоминающее устройство является устройством с одним информационным входным каналом и множеством выходных информационных каналов, обеспечивающих ввод данных в мультипроцессовые системы класса «одиночный поток команд - множественный поток данных, допускающий реконфигурацию. 4 з.п. ф-лы, 9 ил. 1 табл. N5 СО 01

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (ll) (5D 4 G 11 С 19 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,,:-, " ":

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3951996/24-24 (22) 11.09.85 (46) 15.03.87. Бюл. № 10 (72) В. В. Веселовский, В. М. Гриць, Б. С. Маслеников и О. Г. Светников (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 750567, кл. G ll С 19/00, 1980.

Авторское свидетельство СССР № 1024984, кл. G 11 С 19/00, 1983. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТPOACTBO (57) Изобретение относится к вычислительной технике и может быть использовано при построении средств ввода одиночного потока данных в мультипроцессорныс вычислительные системы класса «одиночный поток команд — множественный поток данных».

Целью изобретения является расширение области применения устройства за счет поочередного ввода матриц данных в реконфигурируемые мультипроцессорные вычислительные системы. Буферное запоминающее устройство является устройством с одним информационным входным каналом и множеством выходных информационных каналов, обеспечивающих ввод данных в мультипроцессовые системы класса «одиночный поток команд — множественный поток данных», допускающий реконфигурацию. 4 з.п, ф-лы, 9 ил. 1 табл.!

297115

Изобретение относится к вычислительной технике и может быть использовано при построении средств ввода одиночного потока данных в мультипроцессорные вычислительные системы класса одиночный поток команд — множественный поток данных.

Целью изобретения является расширение области применения устройства за счет использования его при поочередном вводе матриц данных в реконфигурируемые мультипроцессорные вычислительные системы и повышение пропускной способности.

Введение новых элементов и их связей позволяет создать буферное запоминающее устройство с одним информационным входным каналом и множеством выходных информационных каналов, обеспечивающее ввод данных в мультипроцессорные системы (МПС) класса одиночный поток команд— множественный поток данных, допускающие реконфигурацию. Коммутатор обеспечивает подключение накопителей к каналам МПС в зависимости от ее конфигурации. Блок селекции накопителей выбирает накопители, к которым производится обращение, также в зависимости от конфигурации и выполняемой операции. Блок формирования начального адреса первого элемента строки матрицы данных управляет формированием адреса первого элемента каждой строки матрицы данных, вводимой поэлементно. Оба блока формирования номеров накопителей обеспечивают управление блоком селекции накопителей в зависимости от исходных данных, управляющих настройкой структуры устройства на конкретный сеанс ввода и выполняемой операции. Вновь введенные регистры предназначены для хранения данных, обеспечивающих настройку устройства на конкретный сеанс ввода. Все это позволяет обеспечить более широкую область применения устройства за счет буферизации матриц данных при вводе в реконфигурируемые мультипроцессорные системы.

На фиг. 1 и 2 показана структурная схема устройства; на фиг. 3 — мультиплексоры; на фиг. 4 — схема блока формирования номеров накопителей; на фиг. 5 — схема блока формирования начального адреса первого элемента строки матрицы данных; на фиг. 6 — схема блока селекции накопителей; на фиг. 7 — схема блока управления; на фиг. 8 — временные диаграммы работы устройства при записи; на фиг. 9 — при чтении.

Устройство содержит накопители l i...l мультиплексоры 2, элементы 3 ...3, И, блок 4 управления, мультиплексор 5 адреса, счетчик

6 адреса записи, счетчик 7 адреса чтения, блок 8 селекции накопителей, блок 9 формирования начального адреса первого элемента строки матрицы данных, первый 10 и второй 11 блоки формирования номеров накопителей, блок 12 переноса, дешифратор 13, регистр 14 числа каналов, регистр 15 объ5

1О

15 ема зоны процессора, регистр 16 числа процессоров, регистр 17 конфигурации, регистр

18 номера накопителя начала строки, регистр

19 адреса начала строки, первые информационные входы 20, информационные выходы

21, ...21, первый управляющий вход 22 (вход заявки записи), второй управляющий вход 23 (вход заявки чтения), третий управляющий вход 24 (вход режима), четвертый управляющий вход 25 (вход синхросигнала загрузки), пятый управляющий вход 26 (вход установки загрузки), вторые информационные входы 27 (входы данных загрузки).

Блок 2 состоит из мультиплексоров 28ь..

28„выходы которых являются выходами

21ь..21, устройства, информационные входы

29 ...29, — информационными входами блока

2, адресные входы 30ь..30,,, — управляющими входами блока 2.

4О

Блоки 10 и 11 формирования номеров накопителей содержат счетчик 31 текущего номера накопителя, счетчик 32 начального номера накопителя, делитель 33 объема зоны процессора, счетчик 34 процессоров, делитель

35 каналов, элемент 36 И вЂ И, элемент

37 И, элемент 38 ИЛИ, элемент 39 НЕ, элемент 40 задержки. На первые информационные выходы 41 блока 10 (30 блока

1)) со счетчика 31 поступает код текущего номера накопителя. На счетный вход счетчика 31 подается сигнал 42 модификации текущего номера накопителя с третьего управляющего входа блоков 10 и 1!, а на вход записи счетчика 31 — с выхода элемен-та 36 И вЂ” ИЛИ. На счетный вход делителя

33 подается сигнал 43 модификации объема зоны процессора (только для блока ll формирования номеров накопителей) с четвертого управляющего входа. У первого блока

10 третий и четвертый управляющие входы соединены между собой. Коэффициент деления делителя 33 задается кодом на первых информационных входах 44 блоков 10 и 11.

Выход делителя 33 подключен к счетному входу счетчика 34, выходы которого являются вторыми информационными выходами

45, которые задействованы в первом блоке

10 формирования номеров накопителей, формируя младшие разряды адреса записи.

Коэффициент деления счетчика 34 задается кодом на вторых информационных входах

46 блоков 10 u I l. Сигнал переноса счетчика 34 поступает на счетный вход счетчика 32 и через элемент 40 задержки — на один из первых входов элемента 36 И вЂ” ИЛИ, другой из первых входов которого соединен с пятым управляющим входом 26 устройства, сигнал на котором устанавливает либо загрузку устройства, либо буферизацию входного потока. Кроме этого, сигнал переноса поступает также и на счетный вход делителя 35 каналов, коэффициент деления которого задается кодом на третьих информационных входах 47 блоков 10 и 11. Вход

1297115 записи счетчика 32 соединен с выходом элемента 38 ИЛИ, а информационные входы этого счетчика 32 — с четвертыми информационными входами 48 блоков 10 и 11.

Выходной сигнал делителя 35 каналов первого блока 10 формирования номеров накопителей свидетельствует об окончании записи строки матрицы в накопители 1ь„1, и подается на третий выход 49 блока 10 через элемент 38 ИЛИ, первый вход которого соединен с выходом элемента 37 И. Входы элемента 37 И объединены со вторыми входами элемента 36 И вЂ” ИЛИ и подключены к четвертому управляющему входу 25 устройства, по которому подается сигнал записи данных при загрузке, и к пятому управляющему входу 26 через элемент 39 НЕ. Выход элемента 37 И является четвертым выходом

50 блоков 10 и 11 и соединен со входами записи делителей 33 и 35 и счетчика 34 через элемент 38 ИЛИ.

5 !

О !

Блок 9 формирования начального адреса первого элемента строки матрицы данных содержит накапливающий сумматор 51, элементы 52 ...52,, И вЂ” ИЛИ и элемент 53 НЕ.

Первые входы элементов 52 ...52 ù „подключены к первому управляющему входу 49, другие входы — к пятому управляющему входу 26 устройства и к одноименным выходам 54 регистров 15 и 16, к четвертому управляющему входу 25 устройства, через элемент 54 НŠ— к пятому управляющему

30 входу 26 и к одноименным разрядам выходов 55 регистра 19. Выходы сумматора 51 являются выходами 56 блока 9.

Блок 8 селекции накопителей содержит мультиплексор 57, регистр 58, дешифратор

59, элементы 60 ИЛИ по два на каждый разряд регистра 58 и формирователя 61 длительности сигналов. Выходы формирователей 61 длительности сигналов являются выходами 62ь..62tog ps блока 8. На вторые входы элементов 60 ИЛИ поступает код с выходов 47> блока 12 переноса. Мультиплек- 40 сор 57 управляется сигналом 63 выбор операции на первом управляющем входе блока

8. Выходы дешифратора 59 стробируются сиг— налом 64 «Выбор накопителя» на втором управляющем входе. Запись информации в регистр 58 осуществляется сигналом 65 45

«Запись номера накопителя» на третьем управляющем входе.

Каждый формирователь 61 длительности содержит D-триггер 66 и элемент 67 задержки, причем единичный выход триггера 66 является выходом формирователя 61, а S-вход этого триггера 66 — входом формирователя.

Блок 4 управления содержит генератор 68, элемент 69 И, счетчик 70, триггер

71 пуска, триггер 72 режима, триггер 73 55 операции и программируемую логическую матрицу 74. S-входы триггера 71 пуска соединены с первым и вторым управляющими входами блока 4, по которым в устройство подаются сигналы 22 «Заявка ЗАП» и 23 «Заявка ЧТ». Вход триггера 72 режима подключен к третьему управляющему входу блока 4, соединенному с шиной 24 режима, буферизации. Возможны два режима: строчное расслоение и диагональное расслоение.

Первый режим выполняется аналогично известным устройствам, а выполнение второго режима будет рассмотрено ниже. Единичный выход триггера 73 операции является третьим выходом блока 4. Выходы матрицы 74 являются первым, вторым и с четвертого по девятый выходы: первый выход 75 — «Модификация старших разрядов адреса записи», второй выход 76 †«Модификация адреса чтения», четвертый выход

64 — «Выбор накопителя», пятый выход

65 — «Запись номера накопителя», шестой выход 77 — «Запись/чтение», седьмой выход 421 — «Модификация счетчика текущего номера накопителя при записи», восьмой выход 42> — «Модификация счетчика текущего номера накопителя при чтении» и девятый выход 43 --- «Модификация делителя объема зоны процессора при чтении».

Устройство работает следующим образом.

В начале осуществляется загрузка устройства, позволяющая настроиться на конкретные условия. Режим загрузки задается соответствующим потенциалом на пятом управляющем входе 26 устройства. При этом в регистры 4 — 19 записывается информация, поступающая в устройство по вторым информационным входам 27. При подаче сигнала начальной записи на четвертый уп равляющий вход 25 устройства данные из регистров 14 — 19 переписываются в блоки

6, 7, 9, 10, 11. Сигнал на первом 25 и втором

26 управляющих входах блоков 10 и 11 обеспечивают запись в счетчик 32 кода номера накопителя 1, содержащего начальный элемент строки, поступающего на четвертые информационные входы 48 блоков 10 и 11 с регистра 18. Одновременно элемент 36 И—

ИЛИ сформирует сигнал записи для счетчика 31 текущего номера накопителя, обеспечивая перезапись содержимого счетчика

32 в счетчик 31. Выходной сигнал элемента 37 И через элемент 38 ИЛИ поступает на входы записи делителя 33 объема зоны процессора, счетчика 34 процессоров и делителя 35 каналов, обеспечивая запись необходимых коэффициентов деления. Сигналы с выходов элементов 37 И и 38 ИЛИ поступают на третий 49 и четвертый 50 выходы блоков 10 и 11, обеспечивая запись в блок 9 формирования начального адреса первого элемента строки матрицы данных, кода объема зоны канала, представляющего собой код, состоящий из двух нолей: объем зоны процессора и количество процессоров в каждом канале, и поступающего на первые информационные входы 54 блока 9. Одновре1297115

БПЗ

БП2

БП5

БП6

БП1

Адрес

БП7

БП8

2Г49

1025

1537

513

2561

3585

ЗС73

1089

1601

2713

577

2625

3649

3137

641

1665 2777

2689

129

32С1

3713

1217

192

705

2241

1729

2753

3265

37 7

769

1281

1793

257

2305

2817

3329

3841

321

833

1345

7857 2369

2881

3393

3905

385

1409

897

294 5

2433

1921

3457

3969

449

1473

961

497

3009

3521

4СЗЗ

3586

514

1538

2050

ЗС74

2562

3650 бб

578

1090 1602

2714

2626

3138

3714

130

642

1666

1154

2178

269С

32Г2

193

3778

706

7218

1730

2242

2754

3266

3842

258

770

1282 1794

1346 1858

2306

2818

ЗЗЗС

322

3906

834

2370

2882

ЗЗС4

386

3970

141С

1922

2434

?946

3458

4034

962

450

1474

1986

2498

301С

3522

3075

3587

515

i 027

1539

2С51

2363

3139

3651

579

16СЗ

2715

2627

32СЗ

3715

731

643

1667

1155

2779

2691

3267

3779

194

7r 7

1219

2243

1731

2755

3331

3843

259

771

1283

1795

2307

2819

3395

3907

323

835 1347

899 1411

1859

2371

2883

3459

3971

387

1923

2435

2947

3523

4035

451

963

1475

1987

2499

3011 менно сигнал с третьего выхода 49 первого блока 10 формирования номера накопителя поступает на вход записи счетчика 6 адреса записи, обеспечивая перезапись содержимого накапливающего сумматора 51 блока 9 формирования начального адреса с его выходов 56 в счетчик 6. Сигнал с четвертого выхода 50 второго блока 11 формирования номера накопителя переписывает адрес начала строки из регистра 19 в счетчик 7 адреса чтения.

Ниже представлено распределение данных одной строки между накопителями.

1297115

Продолжение

БП6

БП2

БП7

БП5

БП3

БП8

БП1

Адрес

516

154С

1028

3076

2564

3588

2052

1604

580

3652

3140

2628

21 16

644

3204

3716

2692

2180 156 1668

132

708

122Г

194

3780

3268

2756

2244

1732

260

772

1284 1796

1348 1860

3844

3332

2820

2308

836

324

3908

2884

3396

2372

388

3460

2948

1924

1412

9 0 С

3972

2436

1476

452

9644

1986

4036

3524

3012

25СС

2053

2565

3077

3589

1С29

517

1541

3141

2629

581

3653

2117

1605

1093

645

2693

1669

133

3205

2181

1157

3-1 7

2245

1221

195

3781

3269

2757

1733

1285

261

3845

2821

2309

3333

773

1797

837 1349

1861

325

3909

3397

2885

2373

2949

2437

389

9С1

3461

1925

3973

1413

453

3525

1477

4037

1987

965

2501

3013

Данные для загрузки устройства определяются следующим образом.

Число каналов и число процессоров в одном канале являются характеристиками мультипроцессорной системы и определяются исходя из ее конкретной конфигурации.

Код конфигурации имеет не более одной единицы в своих разрядах, а его разрядность определяется максимальным числом каналов ввода мультипроцессорной системы.

Вес этой единицы указывает на число каналов, объединенных в один при данной конфигурации. Например, для системы, имеющей восемь каналов ввода, для конфигурации с восьми каналами код имеет значение 001 (младший разряд справа), для конфигурации с четырьмя каналами — 010, с двумя каналами — 100 и с одним каналом — 000.

Объем зоны процессора определяется как частное от количества элементов в строке на количество процессоров в системе. Адрес начального элемента строки и номер на45 копителя, содержащего элемент, загружается в регистры 18 и 9 по усмотрению пользователяя.

В режим буферизации устройство переводится путем снятия потенциала, разрешающего загрузку, на пятом управляющем входе 26 устройства. На первый информационный вход 20 устройства поступает элемент за элементом матрицы, например, матрицы изображения, элементы которой получаются путем построчного сканирования. Каждый элемент матрицы сопровождается сннхроимпульсом, который поступает на первый управляющий вход 22 устройства как заявка на запись. Этот сигнал устанавливает в

1297115 единицу триггер 71 пуска и триггер 73 операции в состояние, соответствующее записи в накопители 1. Триггер 71 разрешает прохождение импульсов генератора 68 через элемент 69 И на счетчик 70. При этом матрица

74 выдает сигнал 64 «Выбор накопителя» на блок 8 селекции накопителей. а также сигнал 65 «Запись номера накопителя». Выходной сигнал 63 триггера 73 операции поступает на адресный вход мультиплексора

57 блока 8 селекции накопителей, выбирая первые информационные выходы 41 первого блока 10 формирования номеров накопителей. Наличие этих двух сигналов обеспечивает запись содержимого счетчика 31 текущего номера накопителя блока 10 в регистр

58. При выполнении записи информации на стробирующий вход 63 дешифратора 13 поступает запрещающий сигнал с выхода триггера 73 операции блока 4 управления, в результате чего на выходе блока 12 переноса будет нулевая информация независимо от содержимого регистра 17 конфигурации, Этот нулевой код, поступая на вторые информационные входы 472 блока 8 селекции накопителей, обеспечивает подачу на входы дешифратора 59 через элементы 60 ИЛИ содержимого регистра 58. Получив от блока 4 управления сигнал 64 «Выбор накопителя», поступающий на стробирующий вход дешифратора 59, последний формирует сигнал на соответствующем своем выходе, который преобразуется по длительности соответствующим формирователем 61. Сигнал с соответствующего выхода 62 блока 8 селекции накопителей поступает на вход управления выбором одного из накопителей 1 и одновременно на один из входов одноименного элемента 3 И. Блок 4 управления формирует на своем шестом выходе 77 сигнал операции записи, который через соответствующий элемент 3 И поступает на вход управления операцией выбранного накопителя 1. В то же время выходной сигнал 63 триггера 73 операций блока 4 разрешает поступление на адресные входы всех накопителей l ь..!, кода адреса записи с выходов счетчика 6 адреса записи и младших разрядов адреса записи со вторых информационных выходов 45 первого блока 10 формирования номеров накопителей. В конце цикла записи блок 4 управления формирует сигнал 42 «Модификация текущего номера накопителя при записи», поступающий на трегий 42 и четвертый 43 управляющие входы первого блока 10 формирования номеров накопителей. В результате этого следующий элемент строки записывается в следующий накопитель 1 по адресу, отличающемуся от предыдущего на величину объема зоны канала, равную восьми для случая, когда строка содержит 4096 элементов, а мультипроцессорная система имеет 8 каналов ввода, к каждому из которых подключено 8 процессоров. После записи последнего элемен4О

При чтении данных из устроиства на его второй управляющий вход 23 поступает заявка чтения от муль.гипроцессорной системы, которая устанавливает триггер 71 пуска в состояние, разрешающее прохождение импульсов генератора 68 через элемент

69 И на счетчик 70, и триггер 73 операции в состояние, соответствующее чтению из накопителей i. Выходной сигнал 63 триггера 73 операции подключает через мультиплексор 5 адреса к адресным входам накопителей li...l, выходы счетчика 7 адреса чтения. Программируемая логическая матрица 74 на выходе 77 блока 4 управления формирует сигнал операции чтения, на выходе 64 — «Выбор накопителя». При чтении выходы дешифратора 13 разблокированы, поэтому в управлении работой блока 8 селекции накопителей участвует и регистр 17 конфигурации. Прн нулевом коде в регистре 17 конфигурации на выходах блока 12 переноса нули (нулевой выход деши@рата из зоны первого процессора -epaoro кайала (для рассматриваемого случая после записи 64 элемента) на выходе делителя 33 объема зоны процессора возникает сигнал, модифицирующий содержимое счетчика 34 процессоров. В результате этого 65-й элемент (первый элемент второго процессора запишется в накопитель 1, содержащий первый элемент строки, по адресу на единицу больше адреса первого элемента первого процессора. После записи последнего элемента зоны первого канала сигнал переноса с выхода счетчика 34 процессоров увеличивает на единицу содержимое счетчика 32 начального номера накопителя и через время, определяемое задержкой элемента 40 и элемента 36 И вЂ” ИЛИ, поступает на вход записи счетчика 31 текущего номера накопителя. В результате первый элемент второго канала (для рассматриваемого случая 5)3-й элемент) записывается по первому адресу накопителя 1, следующего за накопителем

1, в котором содержится первый элемент строки. После записи всей строки делитель

35 каналов сформирует сигнал «Конец строки», который, пройдя через элемент 38 ИЛИ, записывает исходные коэффициенты деления в делители 33 и 35 и счетчик 34 и начальный номер накопителя в счетчик 32. Одновременно из-за наличия сигнала переноса на счетчике 34 процессоров содержимое счетчика 32 переписывается в счетчик 31. В это время сигнал на третьем выходе 49 первого блока 10 формирования номеров накопителей добавляет к содержимому накапливаюгцего сумматора 51 число, равное объему зоны канала, и результат суммирования переписывает в счетчик 6 адреса записи.

Таким образом, для рассматриваемого случая первый элемент второй строки записывается в начальный накогитель 1 по адресу, большему начального на 64;

1297115

5

2О

Фср.иула изобретения тора 13 не используется) и блок 8 селекции накопителя работают аналогично режиму записи данных. При коде 001 в регистре 17 и на выходах блока 12 переноса все единицы. Этот код маскирует все выходы регистра 58 блока 8, подавая на все прямые и инверсные входы дешифратора 59 единицы.

В результате выбираются все накопители 1 ...

1„т.е. читается первый слой (фиг. 9). Если в регистре 17 конфигурации хранится код

010, то дешифратор 13 формирует сигнал на соответствующем выходе, в резул ьтате чего на выходах блока 12 переноса возникает код, содержащий единицы во всех разрядах, кроме младшего т. е. младший разряд регистра 58 блока 8 селекции накопителей размаскирован. В этом случае выбираются сначала первый, третий, пятый и седьмой накопители 1, а затем второй, четвертый, шестой и восьмой накопители 1 в зависимости от значения младшего разряда регистра 58. При коде 100 в регистре 17 размаскированы два младших разряда этого регистра 58, т.е. выбираются первый и пятый, или второй и шестой, или третий и седьмой, или,четвертый и восьмой накопители

1 в зависимости от значений двух младших разрядов.

При чтении данных работает второй блок 11 формирования номеров накопителей. Его работа аналогична работе первого блока 10, однако имеются и отличия. В качестве коэффициента деления делителя 35 каналов используется выходной код блока

12 переноса. Если код нулевой, то сигнал

«Код строки» формируется делителем 35 после чтения последнего элемента строки. Если замаскированы все разряды регистра 58, то этот сигнал формируется после каждого чтения слоя данных. Если размаскирован младший сигнал, то после чтения четных элементов слоя; если два младших разряда, то после чтения элементов, номера которых кратны четырем, и т. д. Выходной код счетчика 31 текущего номера накопителя управляет работой мультиплексоров 2. Их структура обеспечивает выдачу данных на выходы 21 устройства в зависимости от конфигурации мультипроцессорной системы, так как в невыбранных накопителях I, адреса которых в мельтиплексорах 28 блока

2 соответствуют выбранному или выбранным в зависимости от конфигурации накопителям 1, выходная информация отсутствует.

Диагональное расслоение осуществляется при записи в триггер 72 режима блока 4 управления единицы. Если в этот триггер 72 записан нуль, то устройство работает в режиме построчного расслоения. Для этого коэффициент деления делителя 33 объема зоны процессора устанавливается равным S для первого блока 10 формирования номеров накопителей (S — число на30

55 копителей устройства) и для второго блока

11 формирования номеров накопителей.

На каждую заявку записи блок 4 управления формирует в конце каждого цикла обращения к накопителю 1 сигнал 42 «Модификация счетчика текущего номера накопителя при записи» а после каждой (S и)-ой заявки записи — сигнал 75 «Модификация старших разрядов адреса записи», где п — коэффициент деления счетчика

34 процессоров первого блока 10, устанавливаемый равным S. Коэффициент деления делителя 35 устанавливается равным единице, т.е. при возникновении переноса в счетчике 34 осуществляется запись в счетчик 32, так как сигнал записи блокирует сигнал счета, и перезапись в счетчик 31.

Аналогично работает и второй блок 11 формирования номеров накопителей при чтении.

Преимущества устройства заключаются в более широкой области применения, так как его структура и характеристики изменяются в зависимости от загружаемой информации и более высоком быстродействии за счет использования метода диагонального расслоения.

1. Буферное запоминающее устройство, содержащее накопители по числу каналов ввода, информационные входы которых объединены и являются первымн информационными входами устройства, с ктчик адресов записи, счетчик адресов чтения, мультиплексор адреса, информационные входы которого подключены к выходам счетчиков адресов записи и чтения, выходы мультиплексора адреса соединены с адресными входами накопителей, и блок управления, первый и второй входы которого являются первым и вторым управляющими входами устройства соответственно, первый выход соединен со счетным входом счетчика адресов записи, второй выход — со счетным входом счетчика адресов чтения, третий выход — с адресным входом мультиплексора адреса, отличающееся тем, что, с целью расширения области применения устройства за счет поочередного ввода матриц данных, в устройство введены мультиплексоры, блок селекции накопителей, блоки формирования номеров накопителей, блок формирования начального адреса первого элемента строки матрицы данных, блок переноса, дешифратор, регистр числа каналов, регистр адреса начала строки, регистр номера накопителя начала строки, регистр конфигурации, регистр объема зоны процессора, регистр числа процессоров и элементы И, причем входы выбора и управления операцией накопителей соединены с выходами блока селекции накопителей и элементов И соот129711""

ЗО

35 рп

Д5

55 ветственно, информационные выходы накопителей подключены к информационным входам мультиплексоров, управляющий вход которых соединен с первым выходом второго блока формирования номеров накопителей и третьим информационным входом блока селекции накопителей, а выходы мультиплексоров являются информационными выходами устройства, первый информационный вход блока селекции накопителей подключен к первому информационному выходу первого блока формирования номеров накопителей, а второй информационный вход блока селекции накопителей подключен к выходу блока переноса и к третьему информационному входу второго блока формирования номеров накопителей, первый управляющий вход блока селекции накопителей подключен к третьему выходу блока управления и соединен с управляющим входом дешифратора, второй и третий управляющие входы блока селекции накопителей подключены к четвертому и пятому выходам блока управления соответственно, первые входы элементов И соединены с выходами блока селекции накопителей, а вторые входы элементов И объединены и подключены к шестому выходу блока управления, второй информационный выход первого блока формирования номеров накопителей соединен с входом младших разрядов мультиплексора адреса, третий выход первого блока формирования номеров накопителей подключен к входу счетчика адреса записи и к первому управляющему входу блока формирования начального адреса первого элемента строки матрицы данных, второй управляющий, первый информационный и третий управляющий входы блока формирования начального адреса первого элемента строки матрицы данных соединены соответственно с первыми управляющими входами первого и второго блоков формирования номеров накопителей и являются четвертым управляющим входом устройства, с вторыми информационными входами блоков формирования номеров. накопителей и выходом регистра числа процессоров и с первыми информационными входами блоков формирования номеров накопителей и выходом регистра объема зоны процессора, с вторыми управляющими входами блоков формирования номеров накопителей, первыми входами регистров адреса начала строки, номера накопителя начала строки, конфигурации, числа каналов, объема зоны процессоров, числа процессоров и являются пятым управляющим входом устройства, третий и четвертый управляющие входы первого блока формирования номеров накопителей объединены и соединены с седьмым выходом блока управления, четвертый выход второго блока формирования номеров накопителей соединен с входом счетчика адресов чтения, третий и четвертый управляющие входы второго блока формирования номеров накопителей соединены соответс-венно с восьмым и девятым выходами блска управления, второй информационный вход блока формирования начального адреса первого элемента строки матрицы данных и информационный вход счетчика адреса чтения объединены и подключены к выходу регистра адреса начала строки, выход блока формирования начального адреса первого элемента строки матрицы данных подключен к информационному входу счетчика адреса записи, информ а ционные входы всех регистров объединены и являются вторым информационным входом устройства, третий вход блока управления является третьим управляющим входом устройства, вход дешифратора соединен с регистром конфигурации, выход дешифратора соединен с входом блока переноса, четвертые информационные входы первого и второго блоков формирования номеров накопителей объединены и соединены с выходом регистра номера накопителя начала строки, третий информационный вход первого блока формирования номеров накопи-елей соединен с выходом регистра числа каналов.

2. Устройство по п. 1, отличающееся тем, что блок формирования номеров накопителей содержит счетчик текущего номера накопителя., счетчик начального номера накопителя, делитель каналов, элемент И вЂ” ИЛИ, элемент И, элемент ИЛИ, элемент НЕ и элемент задержки, счетчик процессоров, делитель объема зоны процессора, счетный вход счетчика текущего номера накопителя явля ется третьим управляющим входом блока формирования номеров накопителей, а его выход — первым информационным выходом блока формирования номеров накопителей, счетные входы счетчика начального номера накопйтеля и делителя каналов и вход элемента задержки обьединены и соединены с выходом счетчика процессоров, вход записи счетчика начальнot о номера накопителя объединен с входами счетчика процессоров, делителя каналов, делителя объема зоны процессора, соединен с выходом элемента ИЛИ и является третьим выходом блока формирования номеров накопителей, выход делителя объема зоны процессора соединен с входом счетчика процессоров, а два его входа являются соответственно четвертым управляющим и первым информационным входами блока формирования номеров накопителей, второй вход и второй выход счетчика процессоров являются соответственно вторым информационным входом и вторым информационным выходом блока формирования номеров накопителей, вход счетчика текущего номера накопителя соединен с выходом счет- ика начального номера накопителя, один из входов которого является четвертым информационным вхо1297115

16

15 дом блока формирования номеров накопителей, выход элемента задержки соединен с одним из входом элемента И вЂ” ИЛИ, другой вход соединен с входом элемента НЕ и является пятым управляющим входом устройства, выход элемента НЕ подключен к входам элементов И вЂ” ИЛИ и И соответственно, а другой вход элемента И соединен с другим входом элемента И вЂ” ИЛИ и является четвертым управляющим входом устройства, выход элемента И соединен с входом элемента ИЛИ и является четвертым выходом блока формирования номеров накопителей, третий информационный вход которого соединен с делителем каналов, выход которого соединен с входом элемента ИЛИ, вход записи счетчика текущего номера накопителя соединен с выходом элемента И вЂ” ИЛИ.

3. Устройство по п. 1, отличающееся тем, что блок формирования начального адреса первого элемента строки матрицы данных содержит накапливающий сумматор, элементы И вЂ” ИЛИ по числу старших разрядов адреса и элемент НЕ, вход которого соединен с одним из входов элемента

И вЂ” ИЛИ и является пятым управляющим входом устройства, выход элемента НЕ подключен к другим входам элемента И вЂ” ИЛИ, третьи и четвертые входы которых являются первым и вторым управляющими входами блока формирования начального адреса первого элемента строки матрицы данных, пятые и шестые входы элементов И—

ИЛИ являются первыми и вторыми информационными входами блока формирования начального адреса первого элемента матрицы данных соответственно, выходы элемента И вЂ” ИЛИ подключены к входам накапливающего сумматора, выход которого является выходом блока формирования начального адреса первого элемента строки матрицы данных.

4. Устройство по и. 1, отличающееся тем, что блок селекции накопителя содержит дешифратор, регистр, мультиплексор, элементы ИЛИ и формирователи длительности

40 сигналов, причем информационные входы мультиплексора являются первыми и третьими информационными входами блока селекции накопителей, управляющий вход мультиплексора является первым управляющим входом блока селекции накопителей, выход мультиплексора соединен с информационным входом регистра, вход записи которого является четвертым управляющим входом блока селекции накопителей, прямые и инверсные выходы каждого разряда регистра соединены с первыми входами соответствующих элементов ИЛИ, вторые входы которых объединены и являются вторым информационным входом блока селекции накопителей, выходы элементов ИЛИ соединены с соответствующими входами дешифратора, стробирующи и вход которого является вторым управляющим входом блока селекции накопителей, выходы дешифратора соединены с входами формирователей длительности сигналов, выходы которых являются выходами блока селекции накопителей.

5. Устройство по и. 1, отличающееся тем, что блок управления содержит генератор, элемент И, счетчик, триггер пуска, триггер операции, триггер режима и программируемую логическую матрицу причем входы элемента И соединены с выходами генератора и триггера пуска, выход элемента

И подключен к счетному входу счетчика, выход которого соединен с одним входом программируемой логической матрицы, другие входы которой соединены с выходами триггера режима и триггера операции, выходы которого и одни выходы программируемой логической матрицы являются выходами блока управления, другой выход (1poграммируемой логической матрицы подключен к Я-входу триггера пуска, S-входы которого соединены с S-u R-входами триггера операции и являются первым и вторым управляющими входами блока управления, вход триггера режима является третьим управляющим. входом блока управления.! 297!! 5

Рб Ч0 4r Ф/Ф7гЮЙ7

Ч2г

ЧЪ

129711 5

47г

Фиг.5

1297115 б5

77

22

54 22

В2з

624

BIlX В к

Выл В

Выл 3>

Выл 14

77сдис

427 соиг 8

627

62

IIZ

Состав77теть В. ГордîHова

Редактор H. Горват I екред И. Верес Корректор Л. Зимокосон

Заказ 595755 Тираж 530 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I!3035. Москва, Ж -35, Раушская наб., д. 4/5

Производственно-IIO.lèãðàôè÷åñêîã предприятие, г. Ужгород, уд. Г!роектная, 4