Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для преобразования аналоговых сигналов в цифровой код. Цель изобретения - повы шение быстродействия аналого-цифропого преобразования. Аналого-цифровой преобразователь с сокращенным циклом кодирования содержит генератор 1 опорного напряжения, входной фазовращатель 2, блоки 3 и 4 фазовых компараторов, шифраторы 5 и 6, регистры 7 и 8 числа, дешифратор 9, блоки 10 и 11 компенсирующего тока, ключ 12, фазовращатель 13 смещения, блок 14 адаптации и. блок 15 управления . Введенньй блок 15 адаптации и использование форсированного режима компенсации входного аналогового сигнала позволили повысить быстродействие аналого-цифрового преобразователя за счет фиксирования момента компенсации. 2 з.п. ф-лы, 3 ил. О. сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1297225 (51)4 Н 03 М 1/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

7 1 опиолник изоБркткния /, К А ВТОРСИОМ,Ф СВИДЕТЕЛЬСТВУ (21) 3922048/24-24 (22) 01.07.85 (46) 15.03.87. Бюл. Р 10 (71) Ин титут кибернетики им. В.N. Глушкова (72) Д.И. Зелинский, В. П. Стокай, В.Ф.Коваль и В.И.Заболотный (53) 621.325(088.8) (56) Измерительная техника, 1972, У 11, с.8-11 ° о

Авторское свидетельство СССР й- 588631, кл. Н 03 И 1/64, 1976. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для преобразования аналоговых сигналов в цифровой код. Цель изобретения — повышение быстродействия аналого-цифрового преобразования. Аналого-цифровой преобразователь с сокращенным циклом кодирования содержит генератор 1 опорного напряжения, входной фазовращатель 2, блоки 3 и 4 фазовых компараторов, шифраторы 5 и 6, регистры 7 и 8 числа, дешифратор 9, блоки 10 и 11 компенсирующего тока, ключ 12, фазовращатель 13 смещения, блок 14 адаптации и блок 15 управления. Введенный блок 15 адаптации и использование форсированного режима компенсации входного аналогового сигнала позволили повысить быстродействие аналого-цифрового преобразователя за счет фиксирования момента компенсации. 2 з.п. ф-лы, 3 ил.

1 129

Изобретение относится к измерительной и вычислительной технике и преимущественно может быть использовано для аналого-цифрового преобразования.

Цель изобретения — повышение быстродействия аналого-цифрового преобразования.

На фиг. 1 представлена структурная схема аналого-цифрового преобразователя; на фиг.2 — Аункциональная схема блока управления; на фиг.3 — функциональная схема блока адаптации.

Аналого-цифровой преобразователь (фиг.1) содержит генератор 1 опорного напряжения, входной фазовращатель

2, блоки 3, 4 фазовых компараторов, шиАраторы 5, 6, блоки 7,8 регистров числа, дешифратор 9, блоки 10, I1 компенсирующего тока, ключ 12, фазовращатель 13 смещения, блок 14 адаптации и блок 15 управления.

Блок управления (фиг.2) содержит инверторы 16 — 20, элементы И-НЕ 21—

27, D-триггеры 28 — 33, дешифратор

34, счетчик 35 импульсов, генератор

36 импульсов, элементы 37, 38, 39 задержки и формирователь 40 импульсов.

Блок адаптации (фиг.3) содержит группу 41 из (2 — 1) инверторов, группу 42 из (2 — 1) элементов И-НЕ, элементы И вЂ” НЕ 43 — 47, дешифратор

48, генератор 49 импульсов, счетчик

50 импульсов, 13-триггеры 51, 52 и инверторы 53, 54, 55.

Устройство (фиг.1) работает следующим образом, После включения питания нажатием кнопки Пуск" осуществляются начальные установки в блоках устройства.

Входной сигнал Т, поступающий на х* информационный вход фазовращателя 2, преобразуется в фазовый сдвиг Ч„ опорного гармонического напряжения, которое подается на вход опорного сигнала фаэовращателя 2 с генератора

1. В дальнейшем преобразованию под— лежит не входной сигнал I„,а величина фазового сдвига V», однозначно. связанная со значением j . Преобразование величины „ осуществляется в два такта. На первом такте формируются m старших разрядов кода, на втором такте — (n — m) младших разрядов. В зависимости от величины возможны следующие три режима ра—

М боты устройства.

Если преобразуемая величина 4 Д удовлетворяет соотношению

7225

Ч 12 < Ð cV /2+Ч f2 I )

ХМОК Х 1 ИО.К Х СОУС

Если выполняется условие

Осу ((Р lr (3) то в течение первого такта преобразования по сигналу с третьего выхода блока адаптации включается блок

11 компенсирующего тока, под воздей45 ствием которого фаза выходного напряжения блока 2 увеличивается (сдвигается в том же направлении, что и под воздействием преобразуемого сиги."ла). По окончании компенсации фа50 за выходного напряжения фазовращателя 2 также удовлетворяет соотношению (2) .

Если преобразуемая величина „ удовлетворяет условию (2), то в

55 старший разряд регистра 7 записывается "1", а в остальные разряды этого регистра — "0". В результате на первом выходе блока адаптации формируется сигнал„ открывающий ключ то в течение первого такта преобразования сигнал с фазовым сдвигом у с выхода Ьяэовращателя 2 постуХ пает на вход грубой ступени преобразования. В зависимости от величины в блоке 3 сработает соответствующее количество фазовых компараторов, после чего при помощи шифратора 5 формируются и заносятся в регистр 7 числа m двоичных разрядов выходного кода. Запись результатов преобразо— вания в блоки 3, 5 и 7 осуществляется по сигналам, поступающим соответственно с первого, третьего и пятого выходов блока 15 управления. С выхода регистра 7 код старших m разрядов поступает на выход устройства и одновременно на вход дешиАратора 9.

Код с выхода дешифратора 9 поступает на информационный вход блока 14 адаптации, на втором выходе которого

25 формируе ся сигнал, включающий блок

10 компенсирующего тока, под воздействием которого фаза выходного напряжения фазовращателя 2 уменьшается (сдвигается в направлении, прстивопсложном тому в котором Она сдви

-30 галась под воздействием преобразу-емого сигнала). По окончании компенсации

Аяза выходного напряжения блока 2 удовлетгоряет условию

3 12972

12, что соответствует началу второго такта преобразования.

Таким образом, второй такт преобразования начинается только при выполнении условия (2). При этом на первый информационный вход блока 4 фазовых компараторов поступает сигнал с фазовым сдвигом, удовлетворяющим условию (2), а на второй инфор— мационный вход поступает напряжение 10 с выхода фазовращателя 13 смещения.

Фазовращатель смещения обеспечивает. сдвиг опорного напряжения на величину Ч„ „„ /2, соответствующую началу шкалы точной ступени преобразова- 15 ния. Я результате после открывания ключа 12 в блоке 4 срабатывает определснное количество компараторов, код с выхода которого преобразуется шифратором 6 в двоичный код (n — m) 20 младших разрядов и поступает в регистр 8, с выхода которого сформированный код передается на выход устройства. Запись результатов преобразования в блоки 4, 6, 8 осуществляется по сигналам, поступающим с второго, четвертого и шестого выходов блока 15 соответственно.

Сигнал с первого выхода блока 14, адаптации поступает также на первый 30

:вход блока 15 управления и после оп— ! ределенной задержки, достаточной для срабатывания блоков 4, 6, 8 и 12, выдается с седьмого выхода блока 15.

По этому сигналу осуществляются на- 35 чальные установки в блоках 3 — 8, 14, после чего начинается следующий цикл преобразования входного сигнала.

Блок управления (фиг.2) работает следующим образом. 40

После включения питания сигнал

"Пуск", поступающий на второй вход блока управления, через элемент И-НЕ

27 и инвертор 20 устанавливает Dтриггер 33 в единичное состояние, за-45 пуская генератор 36, импульсы с выхода которого подсчитываются счетчиком

35. Дешифратор 34 выделяет из последовательности импульсов генератора 36 второй, четвертый, шестой и восьмой (относительно момента запуска генератора 36) импульсы. Второй импульс с первого выхода дешифратора 34 через элемент И-НЕ 21 и инвертор 16 поступает на первый выход блока управления. Четвертый импульс с. второго выхода дешифратора 34 через элемент

И-HE 23 устанавливает в единичное

25 4 состояние 0-триггер 28, сигнал с выхода которого поступает на третий вь|ход блока управления. Шестой импульс с третьего выхода дешифратора 34 через элемент И-HE 25 и инвертор 18 поступает на пятый выход блока управления. Восьмой импульс с четвертого выхода дешифратора 34 осуществляет обнуление D-триггера 33 и через элемент 39 задержки обнуляет счетчик 35.

На этом оканчивается первьп такт работы блока управления, в результате чего на выходе устройства формируются m старших разрядов кода и по сигналу с выхода блока 14 адаптации включается один из блоков (10, 11) компенсирующего тока.

По окончании процесса компенсации на первый вход блока управления по"тупает сигнал с первого выхода блока

14 адаптации, который устанавливает

В-триггеры 30, 31 и 32 в единичные состояния и через формирователь 40 импульсов, элементы 27, 20, 33 осуществляют повторный запуск генератора 36 импульсов. При этом второй импульс с первого выхода дешифратора

34 через элемент И-НЕ 22 и инвертор

17 поступает на второй выход блока управления, четвертый импульс с второго. выхода дешифратора 34 через элемент И-НЕ 24 устанавливает в еди-— ничное состояние D-триггер 29, сигнал с выхода которого поступает на четвертый выход блока управления..Шестой импульс с третьего выхода дешифратора 34 через элемент И-НЕ 26, инвертор 19 поступает на шестой выход блока управления. Восьмой импульс с четвертого выхода деш.тфратора 34 осуществляет обнуление Р-триггера

33 и счетчика 35. На этом заканчивается второй такт работы блока управления, в результате чего на выходе устройства формируются (n †;п)младших разрядов кода.

Положительный перепад сигнала на прямом выходе D-триггера 32 (совпадающий во времени с моментом поступления на первый вход блока управления сигнала) через элемент 37 задержки (время задержки которого превышает восемь периодов генератора 36 импульсов) обнуляет D-триггеры 28—

32 и поступает на седьмой выход блока управления. Импульс с выхода элемента 38 задержки (вре .я задержки которого превьппает время задержки элс7225 6 в результате чего формируются oïàïшие разряды выходного кода.

S 129 мента 37) является сигналом начала очередного цикла преобразования.

Блок адаптации (фиг.3) работает следующим образом.

При входном сигнале Т., (поступающем на вход устройства), удовлетворяющем условию (1), на одном инфор— мационном входе из (2 — (2 = 1)j старших разрядов блока адаптации имеется сигнал с уровнем "0". При этом на выходе элемента И-НЕ 46 и втором выходе блока адаптации появляется уровень "1 что приводит к включению блока 10 компенсирующего тока.

Одновременно с этим через инвертор

54, элемент И-НЕ 4/ D-триггер 52 переводится в единичное состояние, запуская, генератор 49 импульсов, импульсы с выхода которого подсчитываются счетчиком 50. Через определен— ное время, необходимое для компенсации входного воздействия I на соотх ветствующем вьгходе дешифратора 48 появляется уровень "1", в результате на одном иэ (.2 — (2 " — 1) выходов группы 42 из (2 — 1) элементов И-НЕ появляется уровень "0", который через элемент И-НЕ 43 и инвертор 55 поступает на тактовый вход

D-триггера 51, что приводит и появлению уровня "1" на первом выходе блока адаптации. В результате открывается ключ 12 устройства и формируются младшие разрядь1 выходного кода устройства. Через определенное время на вход начальной установки из блока управления поступает импульс начальной установки, который обнуляет счетчик 50 и D-триггер 52, после чего начинается следующий цикл преобразования.

Если входной сигнал 1 „ удовлетворяет условию (3), то в этом случае уровень "1" появляется на выходе элемента И-НЕ 45 и третьем выходе блока адаптации, что приводит к включению блока 11 компенсирующего тока. Дальнейший процесс аналогичен описанному.

При выполнении неравенства (2) уровень "0" появляется на (2 + 1)-ом разряде информационного входа блока, при этом блоки компенсирующего тока не включаются. Сигнал с, (2 + 1) разряда информационного входа блока адаптации поступает на первый вход элемента И-НЕ 44, что приводит к появлению на первом выходе блока адаптации сигнала, открывающего ключ 12, 5

f5

Ф о р м у л а и з и б р е т е н и я I. Аналого-цифровой преобразователь, содержащий блок управления, генератор опорного напряжения, грубую и точную ступени преобразования, каждая из которых выполнена на последовательно соединенных блоке фазовых компараторов, шифраторе и блоке регистра числа, два блока компенсирую— щего тока, выходы которых соединены соответственно с первым и вторьм входами компенсации входного фазовращателя, первый информационный вход которого является входной шиной, а выход подключен к первому информационному входу блока фазовых компараторов грубой ступени преобразования, второй информационный вход которого объединен со вторым информационным входом входного фазовращателя и с входом фазовращателя смещения и подключен к выходу генератора опорного напряжения, выход фазовращателя сi ещения соединен с первым информационным входом блока фазовых комг араторов точной ступени преобразования, второй информационный вход которого соединен с выходом ключа, информационный вход которого подключен к выходу входного фазовращателя, выходы блока регистра числа грубой ступени преобразования соединены с соответствующими входами дешифратора и являются выходной шиной старших разрядов кода, а выходы регистра числа точной ступени являются выходной шиной младших разрядов кода, о т л ич а ю шийся тем, что, с целью повьппения быстродействия, в него введен блок адаптации, информационные входы которого соответственно соединены с выходами дешифратора, первый и второй выходы подключены к первым управляющим входам соответственно первого и второго блоков компенсирующего тока, а третий выход соединен с управляющим входом ключа и первым входом блока управления, первый и второй выходы которого соединены с управляющими входами блоков фазовых компараторов соответственно грубой и точной ступеней преобразования, третий и четвертый выходы— с управляющими входамн шифраторов

7 129 соответственно грубой и точной ступеней преобразования, пятый и шестой выходы — с входами записи блоков регистра числа соответственно грубой и точной ступеней преобразования, седьмой выход — с входами начальной установки блока адаптации, блоков фазовых компараторов и блоков регистра числа обеих ступеней преобразования, а также с вторыми управляющими входами первого и второго блоков компенсирующего тока, второй вход блока управления через нормально разомнутый.контакт кнопки подключен к шине нулевого потенциала.

2. Преобразователь по п.1, о тл и ч а ю шийся тем, что блок управления выполнен на шести D-триггерах, дешифраторе, счетчике импульсов, генераторе импульсов, семи элементах И-HE пяти инверторах, трех элементах задержки, формирователе импульсов, вход которого является первым входом блока управления, а выход соединен с первым входом первого элемента И-НЕ, выход которого через первый инвертор подключен к установочному входу первого D-триггера, информационный и тактовый входы которого соединены с шиной нулевого потенциала, а прямой выход подключен к входу запуска генератора импульсов, выход которого соединен со счетным входом счетчика импульсов, выходы которого подключены соответственно к входам дешифратора, первый выход дешифратора соединен с первыми входами второго и третьего элементов И-НЕ, выходы которых соединены с входами соответственно второго и третьего инверторов, выходы которых являются соответственно первым и вторым выходами блока управления, второй выход дешифратора соединен с первыми входами четвертого и пятого элементов И-НЕ, выходы которых подключены к установочным входам соответственно второго и третьего Dтриггеров, информационные и тактовые входы которых соединены с шиной нулевого потенциала, а выходы являI ются соответственно третьим и четвертым выходами блока управления, третий выход дешифратора соединен с первыми входами шестого и седьмого элементов И-НЕ, выходы которых соединены с входами соответственно четвертого и пятого инверторов, выходы ко7225 8

55 торь х являются соответственно пятым и шестым выходами блока управления, четвертый выход дешифратора соединен с входом обнуления первого D-триггера и через первый элемент задержки -с входом обнуления счетчика импульсов„ тактовые входы четвертого, пятого и шестого D-триггеров объединены с входом формирователя импульсов,установочные входы четвертого, пятого и шестого D-триггеров соединены с шиной питания, прямые выходы четвертого, пятого и шестого D-триггеров соединены с вторыми входами соответственно третьего, пятого и седьмого элементов И-НЕ, информационные входы четвертого, пятого и шестого Э-триггеров объединены со сзоими инверсными выходами и подключены к вторым входам соответственно второго, четвертого и шестого элементов И-НЕ, прямой выход шестого D-триггера соединен с входами второго и третьего элементов задержки, выход последнего из которых соединен с входами обнуления второго, третьего, четвертого, пятого и шестого D-триггеров и является седьмым выходом блока управления, выход второго элемента задержки соединен с вторым входом перво-.о элемента И-НЕ, третий вход которого является вторым входом блока управления.

3. Преобразователь по п.1, о т— л и ч а ю шийся тем, что блок адаптации выполнен на группе из

tel (2 — 1) инверторов, где ш — число разрядов выходного кода устройства, группе из (2 — 1) элементов И-НЕ, пяти элементах И-НЕ, цвух В-триггерах, трех инверторах,генераторе импульсов, дешифраторе, счетчике импульсов, выходы которого соответственно подключены к входам дешифратора, а счетный вход соединен с выходом генератора импульсов, вход запуска которого соединен с прямым выходом перво-. го D-триггера, инверсный выход и информационный вход которого объединены, установочный вход подсоединен к шине питания, а тактовый вход соединен с выходом первого элемента

И-НЕ, входы которого через первый и второй инверторы соединены с выходамч соответственно второго и третьего элементов И-HE и являются соответстI венно третьим и вторым выходами блока адаптации, 2 — в::одов группы из

9 12972 (2 — 1) инверторов соответственно объединены с входами второго элемента И НЕ и являются информационными входами 2 младших разрядов блока адаптации, входы (2 — 1) группы из (2 — 1) инверторов сооответственно объединены с входами третьего элемента -HE и являются информационными входами (2 — 1) старших разрядов блока адаптации, выходы груп- ®О

ТУЧ пы из (2 — 1) инверторов соответственно соединены с первыми входами группы из (2 — 1) элементов И-НЕ, вторые входы которой соответственно . соединены с выходами дешифратора, а выходы соединены с входами четвер25 1О того элемента И-НЕ, выход которого через третий инвертор соединен с п."ðвым входом пятого элемента И-НЕ, ьторой вход которого является информационным входом (2 + !) разряда блока адаптации, а выход подключен к тактовому входу второго D-триггера„ информационный вход и инверсный выход которого объединены, установочный вход подсоединен к шине питания, а прямой выход является первым выходом блока адаптации, входы обнуления первого, второго D-триггеров и счетчика импульсов объединены и являются входом начальной установки блока адаптации.

1297325 Ь ф Ч с

Составитель Н.Капитанов

Редактор Н.Швьщкая Техред Q,Кравчук Корректор Н.Король

Заказ 795/61 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Про- зводственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4