Следящий измеритель частоты

Следящий измеритель частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и может быть использовано для вьщеления сигнала с изменяющейся во времени частотой. Цель изобретения - повышение чувствительности. Устройство содержит цифровой управляемый генератор 4, смеситель 1 частот, усилитель 2 промежуточной частоты. блок 5 опорных частот, цифровой дискриминатор 3, цифровой фильтр-экстраполятор 6,. оперативный сумматор 8, многовходовые ключи-7 и 9. Для достижения поставленной цели образованы новые функциональные связи. Достонством предлагаемого следящего измерителя частоты является линейность его каналов обнаружения и измерения при практически любом отношении сигнал/шум в полосе УПЧ. Устройство позволяет на один-два порядка повысить чувствительность канала обнаружения входного сигнала и существенно (на 20 дБ) снизить его пороговые характеристики . 2 3.п. ф-лы, 3 ил. fPus.1 (Л сг ю со оо CJ5 -J СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1 (19) (11) 1 f (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3947897/24-21 (22) 26.08.85 (46) 23.03.87. Бюл. 9 11 (72) В.В.Шкирятов (53) 621.317(088,8) (56) Авторское свидетельство СССР

У 766024, кл. Н 03 L -7/00, 1978. (54) СЛЕДЯЩИЙ ИЗИЕРИТЕЛЬ ЧАСТОТЫ (57) Изобретение относится к радиотехнике и может быть использовано для выделения сигнала с изменяющейся во времени частотой. Цель изобретения— повьппение чувствительности. Устройство содержит цифровой управляемый генератор 4, смеситель 1 частот, усилитель 2 промежуточной частоты, (51) 4 G 01 R 23 00 Н 03 L 7/00 блок 5 опорных частот, цифровой дискриминатор 3, цифровой фильтр-экстраполятор 6,. оперативный сумматор 8, многовходовые ключи 7 и 9. Для рос-. тижения поставленной цели образованы новые функциональные связи. Достонством предлагаемого следящего измерителя частоты является линейность его каналов обнаружения и измерения при практически любом отношении сигнал/шум в полосе 7IFI. Устройство позволяет на один-два порядка повысить чувствительность канала обнаружения входного сигнала и существенно (на

20 дБ) снизить его пороговые характеристики. 2 з.п. ф-лы, 3 ил.

1 12986

Изобретение относится к радиотехнике и может быть использовано для выделения сигнала с изменяющейся во времени частотой.

Цель изобретения — повышение чувствительности.

На фиг. 1 приведена блок-схема следящего измерителя частоты на фиг.2— функциональная схема цифрового диск> риминатора; на фиг. 3 — функциональная схема синхронизатора и многовходового делителя.

Следящий измеритель частоты состоит из смесителя 1 частот, усилителя 2 промежуточной частоты, цифрового дискриминатора 3, цифрового управляемого генератора 4, блока 5 опорных частот, цифрового фильтра-экстраполятора 6, первого ключа 7, оперативного сумматора 8, второго ключа 9.

Цифровой дискриминатор 3 состоит из Формирователя 10 мерных интервалов, первого и второго вентилей 11 и 12, реверсивного счетчика,13, синхронизатора 14., многовходового делителя 15, первого регистра 16, интегрирующих блоков 17 и 18, второго регистра 19, многовходовой схемы И 20, многовходовой схемы И-ИЛИ 21, оперативного сумматора 22, формирователя

23 модуля входного числа, пороговых каскадов 24 и 25, порогового вентиля

26, схемы ИЛИ 27.

Синхронизатор 14 состоит иэ счетчика 28, дешифратора 29, шести RSтриггеров 30.1-30.6, восьми схем

ИЛИ 31.1-31.8, счетчика 32 и многовходовой схемы И 33, выходов 34.134.12 синхронизатора 14, являющихся выходами цифрового дискриминатора 3.

Следящий измеритель частоты содержит последовательно соединенные цифровой управляющий генератор 4, смеситель 1 второй вход которого являет 45 ся входом устройства, и усилитель промежуточной частоты 2, а также блок

5 опорных частот, первый выход которого подключен к счетному входу цифрового дискриминатора 3, первый информационный выход которого подключен к информационному входу цифрового фильтра-экстраполятора 6, выход которого подключен к первому информационному входу оперативного сумматора 8, второй информационный вход которого является входом установки кода прогноэируемого значения частоты входно,го сигнала, а также первый 7 и вто75 2 рой 9 многовходовые ключи, при этом выход усилителя 2 промежуточной час- . тоты подключен к сигнальному входу цифрового дискриминатора 3, второй информационный выход которого подключен к управляющим входам обоих многовходовых ключей 7 и 9, выход оперативного сумматора 8 подключен к информационному входу первого многовходового ключа 7, выход которого является выходом устройства, и к информационному входу цифрового управляющего генератора 4, к счетному входу которого подключен второй выход блока 5 опорных частот, третий выход цифрового дискриминатора 3 через второй многовходовый ключ 9 подключен к управляющему входу цифрового фильтра-экстраполятора 6, а четвертый, пятый, шестой выходы цифрового дискриминатора 3 соответственно подключены к управляющему входу кода оперативного сумматора 8, установочному входу цифрового управляющего генератора 4 и R-входу оперативного сумматора 8.

В цифровом дискриминаторе 3 первый вход формирователя 10 мерных интервалов является сигнальным входом цифрового дискриминатора, первый выход через первый вентиль 11 подключен к счетному входу реверсивного счетчика

13, подключенного выходом к информационному входу первого регистра 16, выход которого является первым информационным выходом цифрового дискриминатора 3, второй выход формировате ля 10 мерных интервалов через второй вентиль 12, второй вход которого, объединенный с вторым входом первого вентиля 11 является счетным входом цифрового дискриминатора 3, подключен к входу синхронизатора 14, первый выход которого 34.1 подключен к установочному входу первого регистра 16, Я-выходы значащих разрядов и Ц-выход знакового разряда которого соответственно подключены к первому и второму информационным входам первого интегрирующего блока 17, подключенного выходом к информационному входу второго регистра 19, à g-выходы значащих разрядов и g-выход знакового разряда первого регистра 16 подключены соответственно к первому и второму информационным входам второго интегрирующего блока 18, выход которого через первый и четвертый входы мно1298675 говходовой схемы И 20 подключен к первому информационному входу оперативного < умматора 22, к второму ин- формационному входу которого через многовходовую схему И-ИЛИ 21 подклю- 5 чены соответственно Q-выходы и Ц-выходы значащих разрядов второго регистра 19, выход оперативного сумматора 22 подключен к входу формирователя 23 модуля входного числа, первый и второй выходы которого подключены соответственно к входам первого и второго пороговых каскадов 24 и 25, причем прямой выход первого порогового каскада 24 подключен к входу схемы ИЛИ 27, выход которой является вторым информационным выходом цифро" вого дискриминатора, а инверсные выходы обоих пороговых каскадов 24 и 25 подключены к второму входу схе- 20 мы ИЛИ 27 через третий вентиль 26, второй выход 34.2 синхронизатора 14 подключен к R-входу реверсивного счетчика 13 и к третьим входам обоих интегрирующих блоков 17 и 18, четвер25 тые входы которых подключены к третьему выходу 34.3 синхронизатора 14, четвертый выход 34.4 которого подключен к установочным входам реверсивного счетчика 13, при этом второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы 34.2-34.8 синхронизатора 14 являются третьим выходом цифр6вого дискриминатора 3, девятый, десятый и одиннадцатый вы- 35 ходы 34.9-34.11 синхронизатора 14 соответственно являются четвертым, пятым и шестым выходами цифрового дискриминатора 3, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый выходы 35.1-35,10 синхронизатора 14 через многовходовый делитель 15 соответственно подключены к установочным входам второго регистра

19, вторым входам многовходовой схемы

И 20, к управляющему входу оперативного сумматора 22, вторым и третьим входам многовходовой схемы И-ИЛИ 21.

R-входу оперативного сумматора 22, первому и второму управляющим входам формирователя 23 модуля входного числа, опросному входу первого порогового каскада 24, опросному входу второ55 го порогового каскада 25 и R-входам обоих интегрирующих блоков 17 и 18, а двадцать второй выход синхрониза» тора подключен к второму входу формирователя 10 мерных интервалов.

В синхронизаторе 14 счетный вход счетчика 28 является входом синхронизатора 14, выходы значащих разрядов счетчика 28 подключены соответственно к входам дешифратора 29, второй и четвертый выходы которого подключены соответственно к S- u R-входам первого триггера 30.1, пятый и седьмой выходы к S- u R-входам второго триггера 30.2, восьмой и десятый выходы к S- u R-входам третьего триггера

30.3, тринадцатый и пятнадцатый вы« ходы к S- u R-входам четвертого триггера 30 ° 4, восемнадцатый и шестнадцатый выходы к S- и К-входам пятого триггера 30.5, а двадцатый и двадцать второй выходы к S- u R-входам шестого триггера 30.6, причем первый выход дешифратора 29 является первым выходом синхронизатора 14, выход первого триггера 30.1 — вторым выходом синхронизатора 14, третий выход дешифратора 29 — третьим выходом синхронизатора 14, выход второго триггера

30.2 — четвертым выходом синхронизатора 14, выход первой схемы ИЛИ 31. 1, к входам которой подключены третий и шестой выхоцы дешифратора 29, является пятым выходом синхронизатора, выход третьего триггера 30.3 — шестым выходом синхронизатора 14, выход второй схемы ИЛИ 31.2, к входам которой подключены третий и девятый выходы дешифратора 29, является седьмым выходом синхронизатора 14, выход четвертого триггера 30.4 — восьмым выходом синхронизатора 14, выход третьей схемы ИПИ 31.3. к входам которой подключены третий и четырнадцатый выходы дешифратора 29, является девятым выходом синхронизатора 14, семнадцатый, двадцать первый и шестой выходы дешифратора 29 являются соответственно десятым, одиннадцатым,.двенадцатым выходами синхронизатора 14, выход четвертой схемы ИЛИ 31.4, к входам которой подключены выходы второго и четвертого триггеров 30.2 и 30.4, является тринадцатым выходом синхронизатора 14, выход пятой схемы ИЛИ

31.5, к входам которой подключены шестой, девятый, четырнадцатый и семнадцатый выходы дешифратора 29, является четырнадцатым выходом синхронизатора 14, выходы третьего и пятого триггеров 30.3 и 30.5 — соответствен1298675 но пятнадцатым и шестнадцатым выходами синхронизатора 14> выход шестой схемы ИЛИ 31.6, к входам которой подключены двенадцатый и двадцать первый выходы дешифратора 29, является семнадцатым выходом синхронизатора 14, выход седьмой схемы ИЛИ 31.7, к входам которой подключены одиннадцатый и девятнадцатый выходы дешифратора

29, является восемнадцатым выходом 10 синхронизатора 14, выход восьмой схемы ИЛИ 31.8, к входам которой подключены выходы четвертого и шестого триггеров 30.4 и 30.6, является девятнадцатым выходом синхронизатора 14, а четырнадцатый, двадцать первый и двадцать третий выходы дешифратора 29 соответственно — двадцатым, двадцать первым и двадцать вторым выходами синхронизатора 14. го

Следящий измеритель частоты работает следующим образом (фиг. 1).

Входной сигнал с несущей частотой

f поступает на один вход смесителя на второй вход которого поступает выходной сигнал цифрового управляемого генератора 4 с частотойЙ г

= N„ f< /2, величина которой определяется номиналом тактовой частоты f„, 30 поступающей с выхода блока 5 опорных частот, и на этапе обнаружения сигнала числом N„ установки прогнозируемого значений частоты, поступающим с выхода оперативного сумматора 8. 35

Усилитель 2 промежуточной частоты выделяет из выходного сигнала смесителя гармоническую составляющую с разностной частотой й„ = ) Й причем Я„ E (fo — Р, Е + Г), где 40

f0 — номинальное значение промежуточной частоты, F — максимальная погрешность прогнозирования частоты входного сигнала.

Сигнал промежуточной частоты f < поступает на сигнальный вход цифрового дискриминатора 3, на счетный вход которого с выхода блока 5 опорных частот поступают импульсы эталонной счетной частоты f . Дискриминатор 3 работает как периодомер-обнаружитель входного сигнала, временные (мерные) интервалы которого равны целому числу К пеРиодов сигнала промежуточной частоты ф„ . Эти интервалы измеряются путем подсчета счетных импульсов эталонной частоты. Образующееся при этом число N;, пропорциональное длительности мерного интервала, сравнивается в дискриминаторе 3 с постоянным числом 1Ч, в результате чего на первом информационном выходе дискриминатора 3 в каждом цикле измерений формируется число, равное разности чисел счетных импульсов в мерном интервале и в эталонном интервале, соответствующем аналогичному числу периодов номинальной промежуточной ! частоты 11 "1 о э("1 "о )

1 1 Kghf np

=кк(— -- — )= — —— пр о о

Сигнал рассогласования ь N; в цифровом виде с первого информационного выхода дискриминатора 3 посту.пает в цифровой фильтр-экстраполятор 6, содержащий в общем случае и накапливающих сумматоров, на выходе которых формируется управляющее число N), пропорциональное сумме одинарного, двойного, тройного, n-ro порядка интеграла от величины рассогласования. Это число при наличии на втором информационном выходе дискриминатора 3 положительного потенциала, соответствующего обнаружению входного сигнала, открывающего многовходовые ключи 7 и 9, поступает на второй вход оперативного сумматора 8, на первый вход которого поступает в цифровом виде число N установки прогнозируемого значения частоты входного сигнала. При этом выходное число сумматора 8, соответствующее текущему значению частоты входного сигнала, управляет частотой цифрового генератора 4 таким образом что ошибка рас) согласования по частоте на первом информационном выходе цифрового дискриминатора 3 стремится к нулю. Одноновременно это же число через открытый вторым выходным информационным сигналом дискриминатора 3 многовходовый ключ 9 поступает на выход следящего измерителя частоты.

Таким образом, в режиме измерения на выходе оперативного сумматора 8 в каждом цикле измерений формируются числа N = N « N, строго соответствующие текущим значениям допплеровской частоты входного сигнала, Цифровой дискриминатор 3 работает следующим образом (фиг. 2), Сигнал промежуточной частоты поступает на первый вход формирователя

12986

10 мерных интервалов, первый выход которого в начале мерного интервала цикла закрывает первый вентиль 11, а второй выход открывает второй вентиль 12, через который счетные импульсы блока 5 опорных частот поступают на вход синхронизатора 14, на выходе которого формируются 22 сигнала, управляющих работой устройства в целом. Первый управляющий сигнал переписывает оставшиеся в реверсивном счетчике 13 от предыдущего цикла измерений числа+ d N в регистр

\ (16, второй сигнал обнуляет реверсивный счетчик 13, а четвертый, поступа- 15 ющий на соответствующие разряды этого счетчика, записывает в него в обратном коде число

-n = — - -7 20 о о где 1 — число эталонных импульсов счетной частоты, используемых в синхронизаторе 14 для формирования последнего 25 (22-го) управляющего сигнала, который поступает на второй вход формирователя 10 и переключает его выходы таким образом, что первый выход от- ЗО крывает вентиль 11, а второй выход закрывает вентиль 12.

При этом счетные импульсы поступают на счетйый вход реверсивного счетчика 13, на выходе которого в

i-м цикле измерений формируется число

+ М = (— — — P) —.(— ()=

Kf+ Kfр п о

fo которое в начале следующего (i+1)-ãî цикла измерений первым управляющим сигналом импульсом переписывается в регистр 16, откуда это число в режиме 45 слежения с помощью управляющих сигналов переписывается в цифровой фнльтрэкстраполятор 6.

Одновременно с процессом измерения частоты рассогласования цифровой диск-50 риминатор 3 обеспечивает периодическое (с периодом Т = ИК 1/f„> ) обнаружение входного сигнала, принимаемого на фоне шумов, обуславливающих нормальное (гаусовское) или лапласовское распределение фазовых флуктуаций смеси сигнала и шума, либо только шума. С этой целью производится раздельное накопление на интервале обнару1

М = -ьМ);

m,, N„= .ьМ;

i-1

m + m = И=TftК, где m, m - соответственно числа положительных а М; и отрицательных -дМ; отсчетов выборок разности приращений фазы входного сигнала на интервале Т, И вЂ” суммарное число положительных и отрицательных выборок N;

В случае воздействия смеси сигнала и шума с лапласовским распределением фазовых флуктуаций интегрирующий блок 17 (18) реализует знаковый алгоритм накопления выборок

IYly

NÄ = К U/dN;J =ш,;

i =I

Ма = 2 Ц (-ЬК,) = mу

1=!

1, при и М>0

Накопление за интервал Т числа

М, иэ интегрирующего блока 17 с помощью управляющих сигналов 34.1, формируемых на выходе многовходового делителя 15, переписываются во второй регистр 19, на выходе которого образуются положительное и отрицательное значения этих чисел, которые в соответствующих циклах обработки поступают через многовходовую схему И-ИЛИ 21 на первый вход оперативного сумматора 22, на другой вход которого соответственно через многовходовую схему

И 20 из накапливающего сумматора 18 поступают числа N <.

В результате на выходе оперативного сумматора 22 каждые Т секунд

75 8 жения Т положительных и отрицательных чисел с выхода регистра 16, соответствующих отрицательным или положительным выборкам рассогласования частоты входного сигнала относительно опорной на i-м интервале измерений.

При этом в зависимости от вида закона распределения фазовых флуктуаций сигнала и шума используются соответствующие интегрирующие блоки 17 и 18.

В случае воздействия нормальных фазовых флуктуаций сигнала и шума интегрирующий блок 17 (18) реализует линейный алгоритм накопления выборок

9 1298б последовательно формируются числа

22" 6 <7 22 1Я 17 эти числа поступают на вход формирователя 23 модуля входного числа, с, выхода которого модуль разностного числа tN 1поступает на вход первого порогового каскада 24, а модуль суммарного числа ) И„, l — на вход второго порогового каскада 25.

При условии (И l > Naos. на выхо- 10

I де первого порогового каскада 24 формируется положительный потенциал

1 прямого выхода каскада 24, соответствующий принятию решения о наличии во входной смеси сигнальной составляющей„ Ксли (N (6 N то на инверсном выходе каскада 24 формируется положительный потенциал, соответствующий принятию решения либо об отсутствии сигнальной составляющей, либо.о наличии во входной смеси сигнальной составляющей, частота которой совпадает с центральной частотой полосового фильтра усилителя 2 промежуточной частоты. Для проверки последней гипотезы используется суммарный сигнал N модуль которого с выхода формирователя подается на второй пороговый каскад 25. При этом решение о наличии сигнальной составляющей во входной смеси, которому со" ответствует формирование на выходе третьего вентиля 26 положительного потенциала, принимается при одновременном соблюдении двух условий: сум- 35 марное число N +, модуль которого характеризует дисперсию распределения приращения фазы смеси шума, меньше второго порога Nù,и разностное . число N, модуль которого характеризует смещение среднего распределения приращения фазы смеси сигнала и шума, так же меньше первого, порога пар.s °

Таким образом, наличие на втором информационном выходе дискриминатора

3 (на выходе схемы ИЛИ 27) положительного потенциала соответствует принятию решения о том, что смещение среднего значения распределения приращения фазы сигнала и шума превышает заданный порог либо соответствующий порог не превышает величина среднеквадратического отклонения этого закона.

Достоинством предлагаемого следящего измерителя частоты является линейность его каналов обнаружения и

75 I0 измерения при практически любом отношении сигнал/шум в полосе УПЧ, поскольку его первым нелинейным элементом является практически идеальный ограничитель, применяемый в формирователе импульсов нуль-пересечений сигнала промежуточной частоты, у которого потери в отношении сигнал/шум с) не превышает -1 дБ практически при любом (до 20 дБ) отношении сигнал/шум в полосе пропускания полосового фильтра УПЧ, в то время как при использовании обнаружителя с амплитудным детектором работоспособность канала обнаружения входного сигнала обеспечивается лишь при отношении сигнал/шум в полосе фильтра УПЧ большем 1.

Повышение чувствительности предлагаемого следящего измерителя частоты по сравнению с известным оценивается как отношение полосы пропускания фильтра УПЧ к полосе пропускания "эквивалентного" цифрового полосового фильтра, формируемого на втором информационном выходе цифрового дискриминатора, центральная частота которого совпадает со средней (на интервале Т) частотой входного сигнала: пч / и = 2ГТ = М /Й„= <.

М б4 — 128.

Таким образом, предлагаемый следящий измеритель частоты позволяет на один-два порядка повысить чувствительность канала обнаружения входного сигнала и существенно (на 20 дБ) снизить его пороговые характеристики.

Ф о р м у л а изобретения

1. Следящий измеритель частоты, содержащий последовательно соединеннь::, цифровой управляющий генератор, -меситель, второй вход которого яв.::.;. ется входом измерителя частоты, и усилитель промежуточной частоты, блок опорных частот, первый выход которого подключен к счетному входу цифрового дискриминатора, первый информационный выход которого подключен к информационному входу цифрового фильтра-экстраполятора, выход которого подключен к первому информационному входу оперативного сумматора, второй информационный .вход которого является входом установки кода прогнозируемого значения частоты входного сигнала, 1298675

12 а также первый и второй многовходовые ключи, отличающийся тем, что, с целью повышения чувствительности, выход усилителя промежуточной частоты подключен к сигнальному входу 5 цифрового дискриминатора, второй информационный выход которого подключен к управляющим входам многовходовых ключей, выход оперативного сумматора подключен к информационному входу пер- о вого многовходового ключа, выход которого является выходом измерителя частоты, и к информационному входу цифрового управляющего генератора, к счетному входу которого подключен второй выход блока опорных частот, третий выход цифрового дискриминатора через второй многовходовый ключ подключен к управляющему входу цифрового фильтра-экстраполятора, а четвертый, пятый и шестой выходы цифрового дискриминатора соответственно подключены к управляющему входу оперативного сумматора, установочному входу цифрового управляющего генера-, тора и к R-входу оперативного сумматора.

2. Измеритель по п. 1, о т л ич а ю шийся тем, что цифровой дискриминатор содержит формирователь мерных интервалов, три вентиля, реверсивный счетчик, два регистра, два интегрирующих блока, многовходовую схему И, многовходовую схему И-ИЛИ, оперативный сумматор, блок формиро- . вания модуля входного числа, два пороговых каскада, схему ИЛИ, синхронизатор, и многовходовый делитель, причем первый вход ормирователя мерных 40 интервалов является сигнальным входом цифрового дискриминатора, первый выход через первый вентиль подключен к счетному входу реверсивного счетчи ка пОдключеннОго ВыхОдОм к инфОряа 45 ционному вход; первого регистра, выход которого является первым информационным выходом цифрового дискриминатора, второй выход формирователя мерных интервалов через второй вентиль, второй вход которого объединенный с вторым входом первого вентиля является счетным входом цифрового дискриминатора, подключен к входу синхронизатора, первый BbIKop KQToporo 55 подключен к установочному входу пер. Вого регистра, - выходы значащих разрядов и Ц-выход знакового разряда которого соответственно подключены и первому и второму информационным входам первого интегрирующего блока,под- ключенного выходом к информационному входу второго регистра, а 11-выходы значащих разрядов и Q-выход знакового разряда первого регистра подключены соответственно к первому и второму информационным входам второго интегрирующего блока, выход которого через первый и четвертый многовходовые схемы И подключен к первому информационному входу оперативного сумматора, к второму информационному входу которого через многовходовую схему

И-ИЛИ подключены соответственно Qвыходы и Q-выходы значащих разрядов второго регистра, выход оперативного сумматора подключен к входу формирователя модуля входного числа, первый и второй выходы которого подключены соответственно к входам первого и второго пороговых каскадов, причем прямой выход первого порогового каскада подключен к входу схемы KIN, Выход которой является вторым и формационным выходом цифрового дискриминатора, а инверсные выходы обоих пороговых каскадов подключены к второму входу схемы ИЛИ через третий вентиль, второй выход синхронизатора подключен к R-входу реверсивного счетчика, и к третьим входам обоих интегрирующих блоков, четвертые входы которых подключены к третьему выходу синхроннза" тора, четвертый выход которого подключен к установочным входам реверсивного счетчика, при этом второй, третий, четвертый, пятый, шестой, седьмой, восьмой выходы синхрониза"тора являются третьим выходом цифрового дискриминатора, девятый, десятый и одиннадцатый выходы синхронизатора соответственно являются четвертым, пятым и шестым выходами цифрового дискриминатора, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый и двадцать первый выходы синхронизатора через многовходовый делитель соответственно подключены к установочным входам второго регистра, вторым входам многовходовой схемы И, к устано" вочному входу оперативного сумматора, вторым и третьим входам многовходовой схемы И-ИЛИ, R-входу оперативного сумматора, первому и второму управляющим входам формирователя модуля входного

1298б числа, опросному входу первого порогового каскада и опросному входу второго порогового каскада и R-входам обоих интегрирующих блоков, а двадцать второй выход синхронизатора подключен 5 к второму входу формирователя мерных интервалов.

З..Измеритель по и. 2, о т л ич а ю шийся тем, что синхронизатор содержит счетчик, дешифратор, шесть RS -триггеров и восемь схем ИЛИ, причем счетный вход счетчика является входом синхронизатора, выходы значащих разрядов счетчика подключены соответственно к входам дешифратора, второй и четвертый выходы которого подключены соответственно к S- u Rвходам первого триггера, пятый и седьмой выходы к S- u R-входам второго триггера, восьмой и десятый выходы20 к S-.è R-выходам третьего триггера, тринадцатый и пятнадцатый выходы к

S- и .R-входам четвертого триггера, шестнадцатый и восемнадцатый выходык S- и В.-входам пятого триггера, а двадцатый и двадцать второй выходы— к S- u R-входам шестого триггера, причем первый выход дешифратора является первым выходом синхронизатора, выход первого триггера — вторым выходом синхронизатора, третий выход дешифратора - третьим выходом синхронизатора, выкод второго триггера — четвертым выходом синхронизатора, выход

nepsoA схемы ИЛИ, к входам которой 35 подключены третий и шестой выходы дешифратора, является пятым выходом синхронизатора, выход третьего триггера — шестым выходом синхронизатора, выход второй схемы ИЛИ, к входам ко1

75 14 торой подключены третий и девятый выходы дешифратора, является седьмым выходом синхронизатора, выход четвертого триггера — восьмым выходом синхронизатора, выход третьей схемы ИЛИ, к входам которой подключены третий и четырнадцатый выходы дешифратора, является девятым. выходом синхронизатора, семнадцатый, дваДцать первый и шестой выходы дешифратора являются соответственно десятым, одиннадцатым и двенадцатым выходами синхронизатора, выход четвертой схемы ИЛИ, к входам которой подключены выходы второго и четвертого триггеров, является тринадцатым выкодом синхронизатора, выход пятой схемы ИЛИ, к входам которой под . ключены шестой, девятый, четырнадцатый и семнадцатый выкоды дешифратора, является четырнадцатым выходом синхронизатора, выходы третьего и пятого триггеров соответственно пятнадцатым и шестнадцатым выходами синхронизатора, выход шестой схемы ИЛИ, к входам которой подключены двенадцатый и двадцать первый выходы дешифратора, является семнадцатым выходом синхронизатора, выход седьмой схемы ИЛИ, к входам которой подключены одиннадцатый и девятнадцатый выходы дешифратора, является восемнадцатым выкодом синхронизатора, выход восьмой схемы

ИЛИ, к входам которой подключены выходы четвертого и шестого триггеров, является девятнадцатым выходом синхронизатора, а четырнадцатый, двадцать первый и двадцать третий выходы дешифратора соответственно — двадцатым, двадцать первым и двадцать вторым выходами синхронизатора.

12986/5

1298675

Составитель Е.Минкин

Техред Н. Глущенко Корректор С,Шекмар

Редактор Н.Бобкова

Заказ 884/47 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r.Ужгород, ул.Проектная, 4