Устройство для отладки программ

Устройство для отладки программ

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для автоматизированной отладки программ. Цель изобретения - - сокращение времени для отладки программ . Устройство для отладки программ содержит блоки 1, 19 памяти, триггеры 6, 7 и 15, элементы И 9, 10 и 16, элемент ИЛИ 11, счетчик 12 и регистр 13 режима. Устройство работает в трех режимах; записи всех выполняемых команд, трассировки, по заранее выбранным командам и чтения информации, записанной в блоке 1. Повышение производительности при отладке программ обеспечивается за счет уменьшения объема информации, достаточной для отладки программ. 1 ил. (Л ьо со 00 -vj сд ьо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 11/28

3(Е(О Щ Р,щ, l3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 3874496/24-24 (22) 04.01.85 (46) 23.03.87. Бюл. Ф 11 (72) А.П.Павлов, В.Л.Виноградов и И.Б.Сараф (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 690482, кл. G Об F 11/22, 1978.

Авторское свидетельство СССР

Ф 754419, кл. G 06 F 11/22, 1979. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ IIFOI PAM, (57) Изобретение относится к вычислительной технике и может быть использовано для автоматизированной от. 80 1298752 А 1 ладки программ. Цель изобретения— сокращение времени для отладки программ. Устройство для отладки программ содержит блоки 1, 19 памяти, триггеры 6, 7 и 15, элементы И 9, 10 и 16, элемент ИЛИ 11, -счетчик 12 и регистр 13 режима. Устройство работает в трех режимах: записи всех выполняемых команд, трассировки по saранее выбранным командам и чтения информации, записанной в блоке 1. Повышение производительности при отладке программ обеспечивается за счет уменьшения объема информации, достаточной для отладки программ. 1 ил, 12987

Изобретение относится к вычисли1 тельной технике и может быть использовано для автоматизированной отладки программ в режиме реального времени. 5

Цель изобретения — сокрашение временных затрат на отладку программ и повышение коэффициента использования оборудования.

На чертеже представлена схема уст- о ройства для отладки программ.

Устройство содержит первый блок 1 памяти, первыми информационными входами подключенный к адресным входам 2 устройства и соединенный вторы- 15 ми информационными входами с входами 3 кода команды устройства. Информационный выход блока 1 подключен к информационному выходу 4 устройства.

Вход 5 признака команды устройства соединен с входом обращения первого блока 1 памяти и информационным входом первого триггера 6, выход которого соединен с тактовым входом второго триггера 7. Вход 8 признака на25 чала цикла команды устройства соединен с тактовым входом первого триггера 6 и вторым входом элемента И 9.

Выход элемента И 9 соединен с первым входом элемента И 10, выход которого соединен с первым входом элемента

ИЛИ 11 и входом записи первого блока 1 памяти, выход элемента ИЛИ 11 соединен со счетным входом счетчика

12. Входы регистра 13 режима соединены с входами 14 задания режима работы устройства, третий триггер

15 выходом соединен с вторым входом элемента И 10, второй вход третьего элемента И 16 соединен с входом 17 признака чтения устройства. Устройство имеет дешифратор 18 и второй блок 19 памяти. Вход 20 записи устройства соединен с входом записи второго блока 19 памяти.

Первый блок 1 памяти в составе устройства для отладки программ играет роль буферного оперативного запоминающего устройства, в котором во время трассировки программы в реальном времени запоминается адрес выполняемой команды, код выполняемой команды, результат выполнения команды.

Устройство функционирует в трех режимах.

В режиме один разрешена трассировка программы с запоминанием в первом

52 2 блоке 1 памяти всех выполняемых команд. В режиме два разрешена трассировка программы с запоминанием в первом блоке 1 памяти только тех команд, коды которых до трассировки были заданы. В режиме три разрешено чтение результатов трассировки для дальнейшей обработки. В режимах запоминания команд. — режимы один и два — на вход 5 устройства из отлаживаемой системы подается сигнал, информирующий о том, что производится выборка кода команды из памяти отлаживаемой системы, На вход 8 устройства из отлаживаемой системы подается строб, сопровождающий начало каждого цикла команды, выполняемой в отлаживаемой системе.

В режиме один разрешена трасси.ровка программы с запоминанием в первом блоке 1 памяти всех выполняемых команд. При этом с первого выхода регистра 13 режима на единичный вход второго триггера 7 поступает сигнал, который устанавливает выход второго триггера 7 в состояние логической "1".

Тогда сигнал с входа 8 устройства, который сопровождает начало каждого машинного цикла команды, через первый 9, второй 10 элементы И поступает на вход записи первого блока 1 памяти и записывает в него информацию, поступающую с адресных 2 и кода ко ° манды 3 входов устройства, а также, пос тупая на счетный вход счетчика 1 2, наращивает адрес первого блока 1 памяти.

В режиме два разрешена трассировка программы с запоминанием в первом блоке 1 памяти только тех команд, коды которых до трассировки были заданы, При этом до трассировки программ необходимо соответствующим образом заполнить второй блок 19 памяти. При этом на адресных входах 2 устройства формируется адрес, кото-: рый, поступая на вход дешифратора 18, устанавливает на йервом и втором выходах дешифратора 18 уровни логического нуля и логической единицы соответственно. Уровень логической единицы, поступая на вход второго блока 19 памяти, разрешает выбор второго блока 19 памяти. По входам 3 устройства перебираются все возможные коды команд, причем каждый код сопровождается стробом на входе 20, который, поступая на вход второго бло3 12987 ка 19 памяти, обеспечивает запись по адресу, сформированному на входах 3, значения логического нуля. После этого весь объем второго блока 19 будет заполнен нулями, что соответствует запрещению записи в первый блок 1 памяти всех команд иэ системы команд.

Далее на адресных входах 2 устройства формируется код, который, поступая на вход дешифратора 18, устанав- 10 ливает на первом и втором выходах дешифратора 18 уровни логической единицы. На входах 3 устройства формируется код той команды, которую надо запомнить в первом блоке 1 памяти во 15 время трассировки программ. Этот код команды сопровождается стробом на входе 20 устройства, который, поступая на вход второго блока 19 памяти, обеспечивает запись по адресу, сфор- 20 мированному на входах 3, значения логической единицы.

Если при трассировке необходимо запоминать несколько команд, то эту процедуру необходимо повторить столь-25 ко раз, сколько кодов команд необходимо запоминать в трассе программы, причем на входах 3 устройства необходимо выставить соответствующий код

0 команды. После этой процедуры устрой-30 ство для отладки программ готово к функционированию во втором режиме, На первом выходе регистра 13 режима установлен уровень логического нуля.

Первый триггер 6 формирует импульс для машинного цикла, в котором на входах 3 устройства появляется код команды, который поступает на второй блок 19 памяти. На его выходе появляется логический уровень либо нуля, 40 либо единицы, в зависимости от того, что было записано во второй блок 19 памяти на этапе подготовки к трассировке программы. Если на выходе второго блока 19 памяти появляется уровень логического нуля, то импульсом с выхода первого триггера б второй ,триггер 7 устанавливается в нуль, который, поступая на первый вход первого элемента И 9, запрещает прохож- 50 дение синхроимпульса для записи в первый блок 1 памяти.

Если на выходе второго блока 19 памяти появляется уровень логической .единицы, то импульсом с выхода перво-55 го триггера 6 второй триггер 7 устанавливается в единицу, которая, поступая на первый вход первого эле52 4 мента И 9, разрешает прохождение синхроимпульсов для записи в первый блок 1 памяти. После того, как счет.чик 12 сформировал сигнал о переполнении, и если на втором выходе регистра 13 режима установлен уровень логического нуля, третий триггер 15 устанавливает состояние нуля, запрещая прохождение синхроимпульса для записи в первый блок 1 памяти. Если на втором выходе регистра 13 режима установлен уровень логической единицы, то третий триггер 15 устанавливает состояние единицы и трассировка . программы продолжается.

В режиме три на третьем выходе регистра 13 режима устанавливается уровень логической "1", что разрешает прохождение сигналов чтения с входа

17 устройства.

При этом на выходе 4 устройства появляются результаты трассировки, которые затем могут быть преобразованы в удобный для анализа вид.

Формула и з о б р е т е н и я

Устройство для отладки программ, содержащее первый блок памяти, счетчик, первый триггер, элемент ИЛИ, первый, второй и третий элементы И, причем выход счетчика соединен с адресным входом первого блока памяти, выход которого является информационным выходом устройства, о т л и— ч а ю щ е е с я тем, что, с целью сокращения временных затрат на отладку программ и повышения коэффициента использования оборудования, в устройство введены второй блок памяти, второй и третий триггеры, регистр режима и дешифратор, причем вход кода команды устройства соединен с адресным входом второго блока памяти и с первым информационным входом первого блока памяти, адресный вход устройств ва соединен с входом дешифратора и с вторым информационным входом первого блока памяти, вход признака записи устройства и первый и второй выходы дешифратора соединены соответственно с входами признака записи, обращения и информационным входом второго блока памяти, вход признака команды устройства соединен с информационным входом первого триггера и с входом обращения первого блока памяти, вход

Составитель И,Сафронова

Техред М.Ходанич Корректор А. Ильин

Редактор Е,Папп

Заказ 890/51 Тираж б73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, 4

5 12987 признака начала цикла команды устройс тв а со единен с тактовым входом пе рвого триггера и с первым входом первого элемента И, единичный выход первого триггера и выход второго блока памяти соединены соответственно с тактовым и информационным входами второго триггера, выход которого соединен с вторым входом первого элемента И, выход которого соединен с 10 первым входом второго элемента И, входы задания режима работы устройства соединены с информационными входами регистра режима, выходы признаков записи всех команд, выбороч- 15 ных команд и чтения регистра режима соединены соответственно с единичным входом второго триггера, с информационным входом третьего регистра и с первым входом третьего элемента И, вход признака чтения устройства соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ и входом признака чтения первого блока памяти, выход третьего триггера соединен с вторым входом второго элемента И, выход которого соединен с входом признака записи первого блока памяти и с вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика, информационный выход и выход переполнения счетчика соединены соответственно с адресным входом первого блока памяти и тактовым входом третьего триггера.