Цифровой синтезатор изменяющейся частоты

Цифровой синтезатор изменяющейся частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиот - технике и обеспечивает формирование произвольных законов изменения выходной частоты. Цифровой синтезатор со-« держит датчик 1 кода длительности сигнала, делители частоты с переменным коэф. деления (ДОКД) 2,12, датчик 3 кода диапазона частоты, делители частоты с дробно-переменным коэф.деления 4, 7, датчик 5 кода начальной частоты, реверсивный счетчик ю оо оо 00 о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (50 4 Н 03 В 23/00

ЫХ0

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3931966/24-09 (22) 18.07.85 (46) 23.03.87. Бюл. Р 11 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.10.Капустин, В.С.Григорьев, С.В.Попов и Л.В.Иволга (53) 621.373.42(088.8) (56) Заявка ФРГ Р 2241810, кл. Н 03 В 23/00, 1977.

Авторское свидетельство СССР

Р 1107262, кл. Н 03 В 23/00, 17.11.82. (54) ЦИФРОВОЙ СИНТЕЗАТОР ИЗМЕНЯЮЩЕЙСЯ ЧАСТОТЫ (57) Изобретение относится к радио-. технике и обеспечивает формирование произвольных законов изменения выходной частоты. Цифровой синтезатор содержит датчик 1 кода длительности сигнала, делители частоты с переменным коэф. деления (ДПКД) 2,12, датчик 3 кода диапазона частоты, делители частоты с дробно-переменным коэф.деления 4, 7, датчик 5 кода начальной частоты, реверсивный счетчик

1298836

6, счетчик 8 приращения фазы, вычислитель 9 амплитуд, ЦАП 10, задающий генератор ll, счетчик 13, блоки памяти (БП) 14, 16, датчик 15 адреса функции, делитель частоты 17. С помощью датчиков 1, 3, 5, 15 устанавливаются соотв. необходимые значения.

Каждому линейному участку аппроксимации выбранной функции изменения частоты, записанной в БП 14, lv, со-ответствует свой коэф.деления на управляющих входах ДПКД 12. Коэф. деления на управляющих входах ДПКД 12

Изобретение относится к радиотехнике и может быть использовано для получения изменяющейся по произволь-. ному закону частоты в различных системах связи, гидролокации и в измери- 5 тельной технике. о

Цель изобретения — формирование произвольных законов изменения выходной частоты.

На чертеже представлена структур10 ная электрическая схема цифрового синтезатора изменяющейся частоты.

Цифровой синтезатор изменяющейся частоты содержит датчик l кода длительности сигнала, первый делитель 2 .

15 частоты с переменным коэффициентом деления (ДПКД), датчик 3 кода диапазона частоты, первый делитель 4 частоты с дробно-переменным коэффициентом деления (ДЦПКД), датчик 5 кода

20 начальной частоты, реверсивный счетчик б, второй ДДПКД 7, счетчик 8 приращения фазы, вычислитель 9 амплитуд, цифроаналоговый преобразователь (ilA11) »

10, задающий генератор 11, второй

ДПКД 12, счетчик 13, первый блок 14 памяти, датчик 15 адреса функции, второй блок 16 памяти, делитель 17 частоты.

Цифровой синтезатор изменяющейся частоты работает следующим образом.

С помощью датчика 1 кода длительности, датчика 3 кода диапазона, датчика 5 .кода начальной частоты и датчика 15 адреса функции устанавливают соответственно необходимые значения длительности сигнала,, диапазо1еа изменяются через определенное кол-ва импульсов на входе счетчика 13.i Смена кода на адресных входах БП 14, 16 через постоянное число импульсов абе— спечивает аппроксимацию функции линейными участками с равномерным разбиением ва времени и, в общем случае, неравномерным разбиением па частоте.

Полное заполнение счетчика 8 соответствует отсчету периода 23 синусоиды выходной частоты синтезатора. Вычис-литель 9 преобразует значения фазы в цифровые значения амплитуды. 1 ил.

2 изменения частоты 9, начальной частоты f„„ требуемую функцию изменения частоты иэ набора занесенных в первый 14 и второй 16 блоки памяти.

Импульсы с выхода второго ДПКД 12 поступают на вход первого ДДПКД 4, е имеющего емкость 2 . Каждому i-му линейному участку аппроксимации выбранной функции изменения частоты соответствует коэффициент деления К,; на управляющих входах второго ДПКД

12. Емкость счетчика 13 целесообразно выбирать равной емкости первого

ДЦПКД 4, т.е. равной 2 . Тогда коэффициенты К,; на управляющих входах второго ДПКД 12 будут изменяться че-P рез каждые 2 импульсов на выходе счетчика 13.

Смена кода на адресных входах первого 14 и второго 16 блоков памяти через постоянное число импульсов 2 обеспечивает в устройстве аппроксимацию функции линейными участками с равномерным разбиением по времени на

a<=V /2 и в общем случае неравномерным разбиением по частоте на ьП; .

Длительность отрабатываемого сигнала ., определяется по формуле

1Т, К К где 2 — емкость счетчика 13;

T> — период частоты f. 1

K — коэффициент делейия первого

ДПКД 2;

К, — коэффициент деления делителя 17 частоты.

98836

Таким образом, смена коэффициентов

)-P

К . осуществляется через 2 . К, Ю i импульсоа выходной частоты первого

ДПКД 2.

Длительность интервала разбиения м можно определить как

Е-1 — 2 Т К К а

За время - < на выход второго

ДПКД !2 поступае-. количество импульсов (— Р

NЪ =2 К1,/К„;

Коэффициенты К„2„ и К„, определяются следующим образом: 1. l.

К =о ---- К

eD; л D .где d - коэффициент пропорциональнасти.

Учитывая, что 7,= 2 аУ е 1ау;(N = 2

121 D

На выход второго ДПКД 2 за время, поступает количество импульсов

2 1

N =,1 N . = — — 1ь?)

12 12 D 1

1-1

На выход первого ДДПКД 4 за время поступает количество импульсов

С

Р

И =М .К/2 =-ЛЕЫ,.)

К

1% 4 D

1=1 и, прйнимая во внимание, что датчиком 3 кода диапазона записывается в первый ДДПКД -4 код К, численно равУ ный девиации D, имеем 35

N = 1д D;lc

Таким образом, в первый блок 14 памяти записываются коэффициенты

I к12;)=ое- ° )160;1, а на выход первоГО ДДПКД 4 За ВрЕМя 1.а ПОСтуПаЕт

2, 1 1 b Э„l импульсов, что соответству1--1 ет отработке суммы модулей приращений девиаций Ю ; за время

В реверсивном счетчике 6 код частоты Q за время c изменяется от своего начального до конечного значения со скоростью поступления импульсов на его счетный вход и знаков приращения

50 на входе реверса. Функция изменения результирующего кода на выходе реверсивного счетчика 6 соответствует линейно-ступенчатой аппроксимации произвольной функции изменения выходной

55 частоты.

Отработка участков ъ с нулевым приращением девиации (участок тональ4 ного сигнала) обеспечивается подачей запрещающего сигнала на управляющий вход второго ДПКД 12 с первого выхода второго блока 16 памяти.

Импульсы частоты синхронизации f, поступают с второго выхода задающего генератора 11 на тактовый вход второго ДДПКД 7 емкостью 2 ", частота на выходе которого f ==f Q/2 . Счетчик 8 1

1ll приращения фазы емкостью 2 подсчитывает число импульсов, поступаюших на его вход, полное заполнение счетчика 8 приращения фазы соответствует отчету периода 2. 1 синусоиды выходной частоты З,„ синтезатора °

Вычислитель 9 преобразует непрерывно нарастающие. числа счетчика 8 приращения фазы и текущие цифровые значения амплитуды, которые преобразр"отся gAII 10 в непрерывный выходной сигнал частотой

fg1,1x f>/2 fc Q/2

Соответственно определяются начальная Q, конечная Q верхняя вач кон

Q> и нижняя Я„выходные частоты.

Разрядность P счетчика 13 и целочисленные коэффициенты К выбирают1й1 ся из условий обеспечения необходимой точности аппроксимации исходной функции изменения частоты. Чем больme P и К.. . тем больше участков аппроксимации и точнее границы их смены по отношению к исходной кривой изменения частоты.

Коэффициент К можно вычислить, 1 7 например, из условия получения минимальной Длительности 1.,„„в =, (К :

-Г

<а".„» где „„„ -одновременно является и дИскретом приращения длительности выходного сигнала.

Емкость 2 первого ДЦПКД 4 опре8 деляется желаемой верхней границей множества S > разности между верхним и нижним значениями выходных частот

111 1- 11 и при условии, что численно Е =2

2 = Sup S

-Емкость 2 второго ДДПКД 7 определяется исходя из требуемого шага дискретности приращения частоты, равной минимальной выходкой частоте, Х

Hl +1) мич

=f /2 ° При этом величина m, как правило, берется равной 6-8 для обеспечения требуемой спектральной частоты сигнала на выходе ЦАП !0.

Коэффициенты К,, с коэффициентом

К,. связаны выражениями

12988

К . = К

ni л 2 ьр, Р P к

12

К В 2 1

121 2 . ьГ

1= 1=1 1

Следовательно, если все d D равны между собой по модулю и знаку, то

t K„ ;/ = К,, т.е. имеем частный случай синтеза линейного частотно-модулированного сигнала с возрастающей 10 (K„2 К1т ) Hsrz убывающей (К 1 =K ) текущей выходной частотой. Случай, когда hD не равны между собой, но имеют одинаковые значения приращения, 2 15 т.е. > ь D;1 = D, ° соответствует мо1=1 нотонной функции изменения выходной частоты. Наконец, ели еВ; отличаются между собой по знаку и модулю, Р 20 т.е., 16 В, 1 D, имеем случай произi=1 вольной функции изменения выходной частоты.

После отработки функции сигнал с

25 выхода переполнения счетчика 13 обеспечивает установку реверсивного счетчика 6 в исходное состояние по входу предварительной установки, тем самым обеспечивается при необходимости периодическое повторение произвольной функции изменения выходной частоты.

В качестве счетчика 8 приращения фазы используется двоичный счетчик, емкость которого равна числу отсчетов синусоидальной функции на период. В 35 простейшем случае вычислитель 9 — это блок памяти, в который записаны выборки амплитуды синусоидального сигнала в пределах периода, или преоб †. разователь кодов по квадрантам с блоком памяти выборок амплитуды в пределах одного квадранта. г

В качестве задающего генератора

11 может быть использован, например, кварцевый генератор с двумя делителями с постоянными коэффициентами деления, обеспечивающими выходные частоты f> и f

В блок 14 памяти заносятся целочисленные коэффициенты отношений котангенсов углов 4 наклона линейных

1 участков аппроксимации произвольной функции изменения выходной частоты во времени в пределах диапазона ее изменения. Число линейных участков аппроксимации ограничено, поэтому избыток объема памяти используется для занесения коэффициентов ряда необхо36 6 димых функций, что обеспечивает оперативную их смену датчиком 15 адреса функции. Например, при использовании

ПЗУ па 256 слов в блок 14 памяти можно занести 16 функций, аппроксимированных 16 линейными участками.

В блок 16 памяти по первому выходу заносится код управлейия, который обеспечивает. зайрет работы второго

ДПКД 12, а следовательно, и всего тракта формирования кода изменения частоты во время отработки горизонтального участка аппроксимирующей кривой изменения частоты. По второму вы- . ходу блока 16 памяти заносится код управления, обеспечивающий управление реверсом реверсивного счетчика 6 при отработке возрастающего или убывающего участка аппроксимирующей кривой изменения частоты.

Датчики кода, длительности, кода диапазона, кода начальной частоты, адреса функции 1, 3, 5 и 15 соответственно выполнены на базе декадных переключателей, но могут быть выполнены на основе любых коммутационных элементов.

Счетчик 13 — это двоичный счетчик.

Число старших разрядов Р счетчика 13, соединенных с первым 14 и вторым 16 блоками памяти, определяется количеством линейных участков аппроксимируемой функции (при 16 линейных участках Р=4). Делитель 17 частоты выполнен на основе пересчетной схемы с постоянным коэффициентом, пересчета.

На основе пересчетных схем также выполнены первый 2 и второй 12 ДПКД например, на основе суммирующих или вычитающих счетчиков с управляемым сбросом в исходное состояние. Входная частота делится на целостн1 и коэффициент деления, занесенный на управляющие входы.

На базе накапливающего сумматора с использованием выхода по переполнению

С или преобразователей код — частота выполнены первый 4 и второй 7 ДДПКД, выходная частота которых определяется как произведение входной частоты на отношение числа (кода), занесенного на управляющие входы, к емкости делителя.

Реверсивный счетчик 6 выполнен по счетной схеме, имеющей управляющие входы реверса и предустановки (параллельной записи)129883б

Составитель Ю.Ковалев

Редактор В.Петраш ТехредМ.Моргентал Корректор А.Зимокосов

Заказ 894/55 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно- полиграфическое предприятие,г.ужгород,ул.Проектная,4

В предлагаемом цифровом синтезаторе изменяющейся частоты за счет введения второго блока памяти и делителя частоты возможно получение произвольной с одним или более экстре- 5 мумами функции изменения выходной частоты, в том числе и монотонной, как частный случай. Указанное преимущество позволяет расширить функциональные возможности цифрового синтезатора изменяющейся частоты.

Формула изобретения

Цифровой синтезатор изменяющейся .частоты, содержащий последовательно соединенные датчик кода длительности сигнала, первый делитель частоты с переменным коэффициентом деления, с второй делитель частоты с переменным коэффициентом деления, первый делитель частоты с дробно-переменным коэффициентом деления, реверсивный счетчик, второй делитель частоты с дробно-переменным коэффициентом деления, счетчик приращения фазы, вычислитель амплитуд и цифроаналсРговый преобразователь, задающий генератор, первый и второй выходы которого соединены соответственно с тактовым вхо--3О дом первого делителя частоты с переменным коэффициентом деления и тактовым входом второго делителя частоты с дробно-переменным коэффициентом деления, а также датчик кода диапазона 35 частот, поразрядные выходы которого подключены к установочным входам первого делителя частоты с дробно-переменным коэффициентом деления, датчик кода начальной частоты, поразрядные выходы которого подключены к соответствующим установочным входам реверсивного счетчика, последовательно соединенные датчик адреса функции и первый блок памяти, счетчик, выход разряда переполнения которого подключен к входу предварительной установки реверсивного счетчика, а выходы старших разрядов счетчика соединены с второй группой входов первого блока памяти, а поразрядные выходы первого блока памяти подключены к соответствующим установочным входам второго делителя частоты с переменным коэффициентом деления, о т л и ч а— ю шийся тем, что, .с целью формирования произвольных законов изменения выходной частоты, введены второй блок памяти и делитель частоты, тактовый вход которого соединен с выходом первого делителя частоты с переменным коэффициентом деления, а выход делителя частоты подключен к входу счетчика, при этом первый и второй выходы второго блока памяти соединены соответственно с управляющим входом второго делителя частоты с переменным коэффициентом деления и с входом управления реверсом реверсивного счетчика, при этом первая группа входов второго блока памяти соединена с соответствующими поразрядными выходами датчика адреса функции, а вторая группа входов второго блока памяти подключена к соответствующим выходам старших разрядов счетчика.