Многоканальный анализатор логических состояний

Многоканальный анализатор логических состояний

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике ицифровой технике и может быть использовано для контроля цифровых устройств. Цель изобретения - расширение функциональных возможностей за счет контроля цифровых устройств, имеющих три состояния выходных сигналов . Устройство содержит триггеры 1.1-1.3, сумматор 2 по модулю два, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 3.1 и 3.2. Для достижения поставленной цели в устройство введены шифраторы 4.1-4.3, элементы НЕ 5.1-5.3, элементы Й 6.1- 6.3, элементы ИЛИ 7.1-7.3, 11 и 12/ элемент 8 задержки. 1 ил. с S (Л ГС со 00 сю со О)

Союз СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (sl) 4 Н 03 К 21/40

Я PAPl ò, $ я (tl у

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3964722/24-21 (22) l 7. 10. 85 (46) 23. 03. 87. Бюл. № 11 (72) Е.М.Белов, В.Н.Горин и В.И.Кленов (53) 621.398 ° 9(088.8) (56) Электроника, 1977, №- 5, с. 27, рис. 2 °

Авторское свидетельство СССР № 858210, кл. Н 03 К 21/34, 1978.

„„SU„„1298896 А1 (54) МНОГОКАНАЛЬНЬЙ АНАЛИЗАТОР ЛОГИЧЕСКИХ СОСТОЯНИЙ (57) Изобретение относится к автоматике и цифровой технике и может быть использовано для контроля цифровых устройств. Цель изобретения — расширение функциональных возможностей за счет контроля цифровых устройств, имеющих три состояния выходных сигналов. Устройство содержит триггеры

1.1-1.3, сумматор 2 по модулю два, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 3. 1 и 3.2, Для достижения поставленной цели в устройство введены шифраторы 4. 1-4.3, элементы НЕ 5. 1-5.3, элементы И 6. 1-, 6.3, элементы ИЛИ 7.1-7.3, 11 и 12, ж элемент 8 задержки. 1 ил.

1298896

Изобретение относится к цифровой технике и может быть использовано для контроля цифровых устройств.

Цель изобретения — расширение функциональных возможностей, заключающих- 5 ся в обеспечении контроля цифровых устройств, имеющих три состояния выходных сигналов.

На чертеже приведена структурная схема многоканального анализатора ло1О гических состояний.

Анализатор содержит триггеры 1.11.3, сумматор 2 по модулю два, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, 1 и 3.2, шифраторы 4. 1-4.3, элементы НЕ 5. 1-5.3, 15 элементы И 6.1-6,3, элементы ИЛИ 7.17.3, элемент 8 задержки, информационные шины 9.,1-9.3, входную шину 10, элементы ИЛИ 11 и 12.

Информационные входы триггеров 1.1.

1.3 соединены соответственно с выходами сумматора 2 по модулю два и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3. 1 и 3.2, первые входы которых соединены соответственно с прямыми выходами триггеров 1.1 и 1 ° 2, входы сумматора 2 по модулю два соединены с прямыми выхо- . дами триггеров 1.2 и 1.3; дополнительный вход сумматора 2 по модулю два и вторые входы элементов ИСКЛЮЧАЮЩЕЕ

ИПИ 3. 1 и. 3.2 соединены соответственно с выходами элементов ИЛИ 7. 1-7.3, информационные шины 9. 1-9.3 соединены соответственно с входами шифраторов 4.1-4.3, первые выходы которых соединены соответственно с входами элементов НЕ 5.1-5.3, выходы которых соединены соответственно с первыми входами элементов И 6.1-6.3, выходы которых соединены соотнетственно с

40 первыми входами элементов ИЛИ 7 ° 17.3, вторые входы которых соединены соответственно с первыми выходами шифраторов 4.1-4.3, вторые выходы которых соединены соответственно с вто"

„45 рыми входами элементов И 6.1-6.3, третьи входы которых соединены с выходом элемента 8 задержки, вход которого соединен с входной шиной 10 и с первым входом элемента ИЛИ 12, выход которого соединен с тактовыми входами триггеров 1. 1-1.3, второй вход элемента HJIH 12 соединен с выходом элемента ИЛИ 11, входы которого соединены с выходами элементов

И 6.1-6,3.

Каждый из шифраторов 4,1-4.3 кодирует информацию, поступающую по соответствующей информационной шине

9. 1-9.3, При поступлении, например, по шине 9.1 сигнала логической единицы на первом и втором выходах шифратора присутствует код 11, при поступлении логического нуля — код 00, а при поступлении сигнала Z (где Z— третье состояние сигнала контролируемого бита) — код 01.

Каждый из шифраторов 4.1-4.3 может быть выполнен, например, на первом и втором компараторах напряжения, первые входы которых соединены с входом шифратора, а вторые — с шинами опорных напряжений, соответствующих сигналам логической единицы и логического нуля. Выходы первого и второго компараторов напряжений соединены соответственно с первым и вторым ныходами шифратора.

Многоканальный анализатор логических состояний работает следующим образом.

Очередной код импульсной последовательности с проверяемого цифрового устройства поступает на информационные шины 9.1-9.3 s такт с синхроимпульсами по шине 10. Если, например, на информационную шину 9.2 поступает логическая единица или логический ноль, на выходе элемента ИЛИ 7.2 будет соответственно сигнал логической единицы или логического нуля, при этом элемент И 6.2 закрыт либо по первому, либо rro второму входу, На элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 3,1 происходит суммирование по модулю два сигнала с выхода элемента ИЛИ 7.2 и сигнала с выхода триггера 1.1, результат суммирования по модулю два фиксируется триггером 1,2 по приходу тактового импульса по шине 10, В триггере 1.1 фиксируется результат суммирования по модулю два сигналов с выходов триггеров 1.2 и 1.3 и с выхода элемента ИЛИ 7.1.

При приходе, например, на шину 9.2 сигнала Z суммирование по модулю два с фиксацией результата в триггере 1.2 происходит дважды: первый раз сигнал логического нуля суммируется по модулю два с сигналом с выхода тригге ра 1.1 и результат фиксируется н триггере 1.2 по приходу тактового импульса по шине 10. Второй раз суммируется по модулю два сигнал логической единицы с выхода элемента ИЛИ 7,2

1298896

Составитель В.Ранов

Редактор А.Козориз Техред Л.Сердюкова, Корректор А.Зимокосов

Заказ 897/58 Тираж 902 Подписное

ВНИКНИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие,. г.ужгород, ул. Проектная, 4, и сигнал с выхода триггера 1.1. Результат фиксируется в триггере 1.2 по приходу задержанного элементом 8 задержки тактового импульса по шине

10, так как элемент И 6.2 в этом слу- 5 чае оказывается открытым.

По окончании цикла поступления входной информации по шинам 9.1-9.3 на триггерах 1. 1-1.3 устанавливается число, которое характеризует содержа-10 ние входной информации контролируемого цифрового устройства. Правильность работы контролируемого устройства может быть определена путем сравнения полученного результата с результатом, 15 полученным ранее с заведомо исправного такого же устройства или полученным на ЭВМ.

Число, полученное после поступления контролируемой последовательности20 и хранящееся на триггерах, может быть выведено на индикатор (не показан).

Формула изобретения !

Многоканальный анализатор логических состояний, содержащий входную шину и и разрядов, первый из которых содержит информационную шину, триггер и сумматор по модулю два, каждый из остальных разрядов содержит информационную шину, триггер и элемент

ИСКЛЮЧАМЦЕЕ ИЛИ, в первом разряде информационный вход триггера соединен 35 с выходом сумматора по модулю два, входы которого соединены с прямыми выходами триггеров остальных разрядов, в каждом из которых информацион-, ный вход триггера соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с прямым выходом триггера предыдущего разряда, тактовый вход триггера первого разряда соединен с тактовыми входами триггеров остальных разрядов, о т л и— ч а ю шийся тем, что, с целью расширения функциональных возможностей, в него введены два элемента ИЛИ, элемент, задержки, а в каждый разряд введен элемент НЕ, элемент

ИЛИ,,шифратор и элемент И, выход и первый вход которого соединены соответственно с первым входом элемента ИЛИ и с выходом элемента ИЕ, вход которого соединен с вторым входом элемента ИЛИ и с первым выходом шифратора, вход и второй выход которого соединены соответственно с информационной шиной и вторым входом элемента И, третий вход которого соединен с выходом элемента задержки, вход которого соединен с входной шиной и первым входом первого элемента

ИЛИ, выход и второй вход которого соединены соответственно с тактовым входом триггера первого разряда и с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов И разрядов, в каждом из которых, кроме первого, выход элемента ИЛИ соединен с вторым входом элемента ИСКБОЧАЮЩЕЕ ИЛИ, в первом разряде выход элемента ИЛИ соединен с дополнительным входом сумматора по модулю два.