Последовательное буферное запоминающее устройство с самоконтролем

Последовательное буферное запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств. Цель изобретения - повышение быстродействия устройства. Буферное запоминающее устройство с самоконтролем содержит блок 1 памяти, счетчик 2, регистр 3, выход 4 данных, блок 5 формирования сигналов считывания, вход 6 считывания , мультиплексор 7, элемент ИЛИ 8, выход 9 разрешения считывания, блок 10 сравнения, вход И записи, выход 12 разрешения записи, вход 13 данных, блок 14 управления , мультиплексор 15, блок 16 элементов НЕ и регистр 17. В режиме записи данные с входа 13 через мультиплексор 15 поступают на вход блока 16. С его выходов инвертированные данные через мультиплексор 7 записываются в блок 1. Затем осуществляются, считывание записанной информации и запись ее в регистры 17 и 3. Далее данные с выхода 12, минуя блок 16, (в прямом коде) записываются в блок 1 и считываются в регистре 3. Осуществляется сравнение кодов в блоке 10. В случае наличия ошибки осуществляются изменение состояния счетчика 2 адресов и обращение к новой ячейке. Обрап ения к новым ячейкам происходят до выявления исправной ячейки. В режиме считывания данные из блока 1 записываются в регистры 17 и 3. Из регистра 3 данные через мультиплексор 15 поступают на блок 16. Инвертированные данные через мультиплексор 7 защк ываются в блок 1 и снова считываются в регистр 3. Блок 10 осуществляет сравнение содержимого регистра 3 и блока 10 сравне1П1я. В случае ошибки осуществляются пропуск ячейки памяти, изменение содержимого счетчика 2 и обращение к следующей ячейке. 4 ил. (О (Л оо о ю со Фиг. 1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„.Я0„„1302321 (5g 4 G 11 С 19 00, 29 00

3Я(o op»», -

1 " - Г, !3

РГ., -;;

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ аг.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3995800/24-24 (22) 19.12.85 (46) 07.04.87. Бюл. № 13 (72) В. Е. Галкин и В. В. Квашенников (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 641503, кл. G 11 С 29/00, 1972.

Авторское свидетельство СССР № 1019492, кл. G 11 С 11/00, 1982. (54) ПОСЛЕДОВАТЕЛЬНОЕ БУФЕРНОЕ

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств. Цель изобретения — повышение быстродействия устройства. Буферное запоминающее устройство с самоконтролем содержит блок 1 памяти, счетчик 2, регистр 3, выход 4 данных, блок 5 формирования сигналов считывания, вход 6 считывания, мультиплексор 7, элемент ИЛИ 8, выход 9 разрешения считывания, блок 10 сравнения, вход 11 записи, выход 12 разрешения записи, вход 13 данных, блок 14 управления, мультиплексор 15, блок 16 элементов НЕ и регистр 17. В режиме записи данные с входа 13 через мультиплексор 15 поступают на вход блока 16. С его выходов инвертированные данные через мультиплексор 7 записываются в блок 1. Затем осуществляются считывание записанной информации и запись ее в регистры 17 и 3.

Далее данные с выхода !2, минуя блок 16, (в прямом коде) записываются в блок 1 и считываются в регистре 3. Осуществляется сравнение кодов в блоке 10. В случае наличия ошибки осуществляются из»снение состояния счетчика 2 адресов н обращение к новой ячейке. Обращения к новым ячейкам происходят до выявления исправной ячейки. В режиме считывания данные из блока 1 записываются в регистры 17 и 3.

Из регистра 3 данные через мультиплексор 15 поступают на блок 16. Инвертированные данные через мультиплексор 7 запи hlваются в блок 1 и снова считываются в регистр 3. Блок 10 осуществляет сравнение содержимого регистра 3 и блока 10 сравнения.

В случае ошибки осуществляются пропуск ячейки памяти, изменение содержимого счетчика 2 и обращение к следующей ячейке 4 ич

130232-1

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — блок управления; на фиг. 3 — временная диаграмма работы блока управления, режим записи; на фиг. 4 — то же, режим считывания.

Устройство содержит блок 1 памяти, счетчик 2, регистр 3, выход 4 данных, блок 5 формирования сигналов считывания, вход 6 считывания, мультиплексор 7, элемент

ИЛИ 8, выход 9 разрешения считывания данных, блок !О сравнения, вход 11 записи, выход 12 разрешения. данных, вход 13 данных, блок 14 управления, мультиплексор ! 5, блок 16 элементов НЕ, регистр 17, выходы 18 — 23, адресные выходы блока !4 управления и входы 24 и 25 блока 14 управления.

Блок 4 управления содержит триггер

26, элемент ИЛИ 27, элемент 28 задержки, элемент НЕ 29, элемент И 30, элементы 31 и 32 задержки, элементы HE 33 и 34, элементы И 35 и 36, элемент ИЛИ 37, триггер 38, элемент 39 задержки, элемент И 40, триггер 41 и элемент ИЛИ-HE 42.

Устройство работает следующим образом.

В цикле записи сигнал записи по входу 11 (фиг. 1) передается на блок 14 управления, который формирует сигналы управления мультиплексорами 7 и 15 и сигнал записи в блок 1 памяти. В первом такте мультиплексор 7 подает на входы данных блока 1 информацию в инверсном виде с выхода блока 16 элементов HE. Эта информация записывается по адресу, определяемому счетчиком 2. Затем эта информация считывается из блока 1 памяти и поступает на входы регистра 17. В следующем такте мультиплексор 7 подает на входы блока 1 памяти информацию в прямом коде с выхода мультиплексора 15, которая записывается в ту же ячейку памяти блока 1, а затем считывается из блока 1 и поступает на вход блока 10 сравнения.

Блок .14 управления формирует стробирующий сигнал, который подается на блок 10.

По этому сигналу сравнивается код с выхода блока 1 с кодом с выхода регистра 17.

Если ячейка неисправна, то код информации с выхода регистра 17 не является инверсной информацией с выхода блока 1 и блок 10 вырабатывает сигнал ошибки. Сигнал ошибки поступает на вход блока 5 формирования сигналов считывания, который формирует сигнал через элемент ИЛИ 8, на счетчик 2, увеличивая его содержимое на единицу, Тем самым достигается пропуск неисправной ячейки памяти блока 1, а также инициирует новый цикл проверки следующей ячейки. Если же ячейка исправна, т. е. 5 !

О

55 сигнал ошибки блоком 10 не формируется, в ячейке блока 1 оказывается записанной нужная информация, счетчик 2 увеличивает свое содержимое на единицу и на выходе 12 разрешения записи появляется сигнал, который разрешает запись очередной информации в устройство.

В цикле считывания сигнал считывания с входа 6 поступает на блок 5 формирования сигналов считывания и далее— на блок 14 управления. Информация из блока 1 памяти по адресу, определяемому счетчиком 2, считывается в регистр 3, а затем начинается процедура тестирования ячейки памяти блока 1, аналогичная той, которая осуществляется в режиме записи.

При этом в качестве проверочной информации используется информация с выхода регистра 3, проходящая через мультиплексор 15. В случае, если ячейка памяти исправна, блок 5 формирования сигналов считывания формирует сигнал, поступающий на выход 9, указывая тем самым, что информация на выходах регистра 3 истинная. Если при тестировании ячейки памяти блока 1 памяти блок 10 сравнения вырабатывает сигнал ошибки, то блок 5 формирования сигналов считывания не формирует сигнал разрешения считывания, содержимое счетчика 2 изменяется (увеличивается на единицу, если форма организации

«очередь», или уменьшается на единицу, если форма организации памяти «стек») .

Цикл считывания повторяется с вновь выбранной ячейки памяти блока 2 памяти.

Блок 14 управления работает следующим образом.

Цикл записи. Временная диаграмма работы блока 14 представлена на фиг. 3.

В исходном состоянии все триггеры установлены в нулевое состояние. В цикле записи на вход блока . 14 подается сигнал записи 11. С помощью триггера 26 формируется сигнал на выход 18 управления мультиплексором 15. Сигнал на выходе

19 для управления мультиплексором получается на выходе элемента И 30, на первый вход которого подается сигнал 11, прошедший через элемент ИЛИ 27, а на второй — задержанный инверсный сигнал 11.

Сигнал 20 записи в блок 1 формируется на выходе элемента ИЛИ 37 с помощью элементов 31 и 32 задержки, элементов НЕ 33 и 34 и элементов И 35 и 36.

Управляющий сигнал на выходе 21 для регистра 17 образуется на выходе элемента И 35. Сигнал на выходе 22 перевода счетчика 2 в следующее состояние формируется на выходе элемента И 40 в случае, если нет сигнала на входе 24 с блока 10, который сбрасывает триггер 38 и возобновляет повторение сигналов на выходах

19 — 23. Управляющий сигнал на выходе 23, подаваемый на блок 10 сравнения, образуется на выходе элемента И 36. Сигнал 12

1ЗО2821

18 1У 20 21 22

23

24

25

20 25 22

11

Риг. 2 разрешения записи возникает после начальной установки всех схем, а затем после сигнала II, поступающего через элементы 27 и 30 на вход триггера 41, сигнал сбрасывается и спадом импульса 22, который по счетному входу устанавливает триггер

41 в нулевое состояние, опять восстанавливается. Также на время действия сигнала 25 считывания, поступающего на элемент ИЛИ-НЕ 42, сигнал 12 записи сбрасывается.

Цикл считывания. Временная диаграмма работы блока 14 управления представлена на фиг. 4. Работа аналогична режиму записи за исключением сигнала на выходе 18, управляющего мультиплексором 15.

Таким образом, в предлагаемом устройстве цикл записи происходит за два такта (запись инверсной и прямой информации).

Формула изобретения

Последовательное буферное запоминающее устройство с самоконтролем, содержащее блок памяти, входы данных и адресов которого подключены соответственно к выходам первого мультиплексора и счетчика, вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого подключены к первым выходам соответственно блока управления и блока формирования сигналов считывания, второй выход и первый вход которого являются соответственно выходом разрешения считывания данных и входом считывания устройства, второй вход блока формирования сигналов считывания подключен к входу задания режима перезаписи блок» упр»влсния и к выходу блока сравнения, с гробирующий вход которого подключен к вгорому выходу блока управления, вход з»,ш5 ния режима записи и третий выход которого являются соответственно входом з»писи и выходом разрешения записи д»нных . устройства, третий выход блока формиров»ния сигналов считывания подключен к входу задания режима считывания блока упр»влсния и тактовому входу первого регистр», выход которого является выходом данных устройства, вход данных первого репгстра подключен к соответствующему выходу блока памяти, вход режима которого подклн чен к четвертому выходу блока управления, пятый выход которого подключен к управляющему входу первого мультиплексора, отличающееся тем, что, с целью повыи ения быстродействия устройства, оно содcðæит второй мультиплексор, блок элементов 11Е и второй регистр, выход которого подключеtl к первому входу данных блока сравнения, второй вход данных которого подключен к соответствующим выходу блока памяти и входу второго регистра, тактовый вход которого подключен к шестому выходу блока упр»нлсния, седьмой выход которого полк,почен к управляющему входу второго мультиплексора, первый вход данных которого является соответствующим входом устройства, выхо,1 первого регистра подключен к второму входу данных второго мультиплексора, выход которого подключен к входу блока элсмснто»

НЕ и к первому входу данных первого мультиплексора, второй вход данных которого подключен к выходу блока элемснпгоп 1!1:.

1302321 гв

2О г/ гг гв1 г4

Фиг.3

1В го г1 гг гз

12

Фиг. т

Составитель С. Шустенко

Редактор И. Дербак Техред И. Верес Корректор И. Муска

Заказ 949/50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4