Устройство для умножения по модулю 2 @ -1 @

Устройство для умножения по модулю 2 @ -1 @

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа. Целью изобретения является сокращение аппаратурных затрат . Устройство содержит регистр сдвига 1, группу мультиплексоров 2, сумматор 3, регистр хранения 4, блок коррекции результата 5 и блок синхронизации 6. Введенные Зt-paзpядный регистр сдвига 1 и группа мультиплексоров 2 позволяют организовать анализ групп из трех разрядов множителя и последовательно накапливать сумму в регистре хранения. 5 ил., 1 табл. СЛ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) (51) 4 G 06 F 7 49

%CF.Г 1 ;: . -.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1) „

%1% М(,, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3957651/24-24 (22) 23.09.85 (46) 15.04.87. Бюл. 114 (71) Физико-механический институт им. Г.В.Карпенко (72) О.И.Гречникова, P.Á.Ïîïoâè÷ и Г.С.Сварчевский (53) 681.325 (088 ° 8) (56) Авторское свидетельство СССР

1170450, кл. G 06 F 7/49, 1984.

Авторское свидетельство СССР

Р 1160398, кл. С 06 F 7/49, 1983. (54) УСТРОЙСТВО ДЛЯ УМНО)Ю".НИЯ ПО МОДУЛЮ 2 -1 (р — НЕЧЕТНОЕ) (57) Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит регистр сдвига 1, группу мультиплексоров 2, сумматор 3, регистр хранения 4, блок коррекции результата 5 и блок синхронизации 6. Введенные 3t-разрядный регистр сдвига 1 и группа мультиплексоров 2 позволяют организовать анализ групп из трех разрядов множителя и последовательно накапливать сумму в регистре хранения. 5 ил., 1 табл.

1 130401

Изобретение относится к вычислительной технике и технической кибернетике и может бЫть использовано в, устройствах для цифровой обработки сигналов (в частности, изображений), а также в устройствах кодирования, принцип действия которых базируется на теории конечных колец.

Цель изобретения — сокращение аппаратурных затрат. 10

На фиг.1 изображено устройство для

Р умножения по модулю 2 -1; на фиг.2— группа мультиплексоров; на фиг.3 блок синхронизации; на фиг ° 4 — блок коррекции результата; на фиг..5 — вре- 15 менная диаграмма работы блока синхронизации в устройстве для умножения . р по модулю 2 -1 в случае р=7.

Устройство для умножения по модулю 2 -1 (р — нечетное) содержит регистр"0

1 сдвига, группу мультиплексоров 2, сумматор 3, регистр 4 хранения, блок

5 коррекции результата и блок 6 синхронизации.

Р р 1 р-2 1 о Р 1

2 -1-В=2 +2 +... +2 +2 -2 Ь

-2 Ь вЂ”...-2 Ь -2 Ь =2 (1-Ь )+ р-g о Р-1

P-2 1 о

+2 .(1-В )+...+2 (1-Ъ, )+2 (1-Ъ,)=

=2 ЬР,+2 bp + °, ° +2 Ь, +2 Ьо (3) Биты

Операция ь„, ь, ь,, 0 0 0

0 0 1

Пропуск нуля

ПрОпуск мнОжимОГО

Блок 6 синхронизации (фиг.3) содержит RS-триггеры 7-9, элемент 10 И, элемент 11 ИЛИ, элемент 12 НЕ, элементы 13-14 ИЛИ, регистр 15 сдвига, элемент 16 И, элемент 17 ИЛИ, такто- 30 вый вход 18, вход 19 логического "0", вход 20 логической "1"„ входы 21,22 пуска и установки устройства, первый, второй и третий выходы 23-25 блока синхронизации, 35

Блок 5 коррекции результата (фиг.4) содержит элемент 26 И-НЕ и группу элементов 27 И.

На чертеже обозначено: D с индек сом — информационные входы регистров сдвига, мультиплексоров и регистра хранения; Ч вЂ” выходы регистров сдвига, регистра хранения и прямые выходы RSтриггеров; R — - входы сброса регистров сдвига, регистра хранения и входы 45 синхронизации мультиплексоров; С входы синхронизации регистров сдвига и регистра хранения; DR-вход разрешения сдвига регистров; SO — вход режима; А, — входы первого и второго слагаемых сумматоров; S с индексом— выходы суммы сумматоров; Р, и Р— соответственно вход и выход переноса сумматоров; V О, V 1, V 2 — первый, второй и третий входы управления муль-55 типлексоров.

На временной диаграмме (фиг,5) 21, 24,23,25 и 18, RG 15 (Q -Я„), Т7 (q)ь Т8 (q), Т9 (q) обозначают эпюры

8 2 напряжений в соответствующих точках блока синхронизации.

Устройство для умножения чисел по

P модулю 2 -1 работает на основании модифицированного алгоритма Бута для

Р арифметики по модулю 2 -1 °

P- t P-2

Обозначим буквой A=2 а +2 а +

Р-2

+...+2а +а, — множимое, а буквой В=

=2Р Ь +2 Ь +...+2Ь +Ь вЂ” мноО P-2

P- P 2 1 житель. При реализации этого алгоритма множитель разбивается на группы по три бита каждая, причем соседние группы имеют один общий бит. Для этого множитель В представляют в следующем виде:

B=2(В, -2Ь +Ьо )+2 (Ь -2Ь +Ь )+2 (Ьз+2 (Ь -2Ь +Ьр, ), (1) где р — нечетное число.

В справедливости (1) можно легко убедиться, если раскрыть скобки и

Р P учесть равенство 2 =1 mod(2 -1), Таким образом, для того, чтобы умножить А на В:

А В=(2А) (b, -2b -+Ь ) -(2зА) (Ьз -2Ь +Ь2)+

+(2 A) (Ь -2Ь6+Ь )+...+(2 А) (ЬР 2—

2bp +b Р-3 )+(2 A) (bo 2Ьо+ЬР-s необходимо А;, где А;=2 А (i=1,3,5... ...р-2)., умножить «а (Ь;-2b;„+b,., ) с последующим суммированием сформированных частных произведений. Подставляя. в выражение (Ь,-2Ь,, +Ь,, ) все возможные комбинации значений Ь,,; b,.;

b. и учитывая это обстоятельство, tea что операцию вычитания в арифметике по модулю 2 -1 можно заменить операР цией сложения с инвертированным кодом вычитаемого на основании тождеств (2) и (3), получим таблицу команд формирования частичных произведений с анализом трех разрядов множителя:

-B=2 -1-В mod(2 -1), где В=2 Ь +2 Ь +...+2 Ь, +2 Ь (2).

3 1304018

ПРодолжение таблицы

Быты

Операция ь,„ ь,. ь,, 0 1 0 Пропуск множимого

Для сокращения аппаратурных затрат при реализации этого алгоритма произведение А В с учетом равенства 2Р= р

=1mod(2 — 1) можно представить в виде

А В=А(Ьо 2Ь +Ьp )+2 А(Ь„2b +

+Ьр )+2 (А(Ь -2Ь +Ь )+...+2

+2 Ь, д+... +2 Ьр, . (s) 0 1 1 Пропуск удвоенного множимого

1 0 0 Пропуск инвертированного кода удвоенного множимого

1 0 1 Пропуск инвертированного кода множимого

1 1 0 Пропуск инвертированного кода множимого

1 1 1 Пропуск нуля

Умножение на степень двойки в арифр, метике по mod(2 - 1) сводится к циклическому сдвигу кода умножаемого числа в сторону старших разрядов. Это показано в (4) и (5) ° дц

Если B=2 b +2Р b +...+2 "b +

Р-1 р-д Р- к

В 2"=2 ".Ж +2Р "Ь +...+2 Ь +

Р-1 р-2 р-к

+2 Ьр-к- +.. ° +2 Ь, +2 Ь, ° (4)

Учитывая 2 =1 mod (2Р-1) и разместив члены (4) в порядке уменьшения весов, получим

В 2"=2 b +...+2" "Ь +2" В +2" Ь + 40

P-(К+Ц 1 Р

Таким образом, видно, что каждая операция .приведенной таблицы сводится45 к элементарным действиям: пропуск нуля; пропуск множимого; пропуск циклически сдвинутого на один разряд множимого; пропуск циклически сдвинутого на один разряд инвертированного кода 50 множимого; пропуск инвертированного кода множимого.

Последний член множителя В в равенстве (1), равный Ь -2Ь +Ъ,, яв- 55 ляется корректирующим, для учета этого члена множитель слева искусственно дополняется двумя разрядами Ь

Ь,ь Ьо Ьр 1 Ъ р -д Ь p-p ° ° ° ° ° ь Ьд Ь1 Ь °

А(Ь, -2Ь +Ь, )... 1) (6) !

В начале первого такта работы устройства на входы первого слагаемого сумматора поступает множимое А, переданное в зависимости от разрядов

ЬдЬ Ь, множителя, на входы второго

1 слагаемого сумматора на первом такте поступают нули с выходов регистра 4.

Через полтакта информация.с выходов сумматора с учетом циклического сдвига на (р-2) разрядов записывается в регистр обратной связи с записью по переднему фронту импульса. Таким образом, в конце первого такта на выходах регистра 4 появляется значение произведения, равное 2" А(Ъ, -2Ъ +

+Ь,). В начале второго такта на входы первого слагаемого сумматора поступает множимое А, переданное в зависимости от разрядов Ь,Ъ Ь с множителя - А(Ъ—

"2Ь +Ь ) а на входы второго слагаемого

4 д сумматора с выходов регистра 4 поступает 2 -А(Ь -2Ь +Ь,). Через полтакта

1 информация на выходах сумматора, равная А(Ь -2Ь, +Ь )+2ь А(Ь -2Ь +Ь ) с учетом циклического сдвига на (p-2) разрядов, записывается в регистр обратной связи и к концу второго такта на выходах регистра 4 формируется значение суммы частичных произведений, равное

2 А(Ь -2Ь +Ъ )+2 А(Ь -2Ь +Ь ), о+1

Аналогично к концу (" — — 1)"го

2 такта на выходах регистра 4 появляется значение суммы частичных произведений, равное

2 (А(Ъ -2Ь +Ь ) +2 (А(Ьр

+Ь )+ ° ° ° +2 L А(Ь, -2Ьд+Ьо )) ° ° ° ) l р+1

В начале — ro такта на входы

2 первого слагаемого сумматора поступает множимое А, переданное в зависимости от разрядов Ь, Ь, Ь, множителя (корректирующие разряды), а на входы второго слагаемого сумматора с выходов регистра 4 поступает значение суммы частичных произведений, равное

1304018

2 < (A(b -2Ь +Ь )+2 (A(b 2Ъ -з +

Р-2 Р-t Р

+b )+ "+» А(Ь, -2b +bî ) )... J j, и в результате через полтакта на вы5 ходах сумматора появляется значение произведения:

А В=А(Ь -2Ь +Ь )+2 (А(Ь -2Ь +

+Ь, )+2 (А(Ь -2Ъ, +Ь )+.. +2 (А(Ь, -2b +Ь, )3... ) 3

Длительность полутакта определяется временем срабатывания сумматора, передачу множимого А в зависимости 15 от разрядов множителя В можно выполнить с помощью мультиплексоров, а подачу следующей тройки разрядов В можно организовать с помощью сдвигового регистра. 20

Устройство для умножения чисел по е модулю (2 -1) работает следующим образом, Множитель В, представляющий собой число, не превышающее 2 -1 и кодируе- 25 мое двоичным кодом, т.е. представляемое в двоичной системе счисления рразрядным двоичным числом, подается на входы Э вЂ” D „ сдвигового регистра 1 в следующем порядке: на входы ЗО

D,, D ... D, подаются все четные разряды, начиная с b... затем Ь, и кончая b. на входы D,, D e+, ...D < подаются Ь, и все нечетные разряды, начиная с Ъ, затем Ь, Ь и кончая Ь,; на входы О,, D ...П, подаются вновь все четные разряды, начиная с b, затем b,,b,, Д а-r и кончая Ъ

Множимое А, представляющее собой 40 г число, не превышающее 2 -1 и кодируемое двоичным кодом, т,е. представляемое в двоичной системе счисления рразрядным двоичным числом, подается в прямом и обратном кодах на входы 45 группы мультиплексоров 2 в следующем порядке (фиг.2): на входы D, мультиплексоров 2, 2, ° . 2 подаются соответственно разряды а„ а ...а, т.е.

Р-1 о Р g подается поразрядно сдвинутый на один 50 разряд обратный код множимого А; на входы П мультиплексоров 2,2 . ° .2„, д е подаются соответственно разряды а а,...а „, т ° е. подается поразрядно ° ° ° р. Э прямой код множимого А; на входы Р 55 мультиплексоров 2,,2, ° ..2„ подаются соответственно разряды а,а,...a на входы П„ мультиплексоров 2, 2 ...2„ подаются соответственно разряды а а,...а р,, на входы D мультиплексоров 2, 2 ... 2 подаются соответственно разряды а а ...a, т.е. сдвинутый на один разряд .прямой код множимого А; на входы П„ и D мультиплексоров 2 „2 . ° . 2 подаются уровни напряжения, соответствующие логи1 ческому "0". Первый вход VO выборки канала всех мультиплексоров подсоединен к выходу Q,, регистра 1, второй вход V1 управления мультиплексоров подсоединен к выходу Ц „ регистра 1, третий вход V2 управления всех мультиплексоров: подсоединен к выходу

Я, регистра 1. Таким образом, выборка каналов мультиплексоров осуществляется в зависимости от значения ,трех последовательных разрядов множителей В, В начале работы устройства . на вход 22 блока 6 необходимо подать

4 импульс начальной установки, который о сбрасывает (t+1)-разрядный сдвиговый регистр 15 блока 6 в нулевое состояние, что влечет за собой установку

RS-триггеров 7 и 9 в состояние логического "0" . После подачи разрядов множителя. В и множителя А на соответствующие входы устройства для выполнения их перемножения на вход 21 бло- ка 6 необходимо подать импульс "Пуск".

Импульс "Пуск" с выхода 24 блока 6 подается на вход SO установки режима регистра 1, а также непосредственно на вход SO установки режима регистра

15 блока 6. Тат же импульс через элемент ИЛИ с некоторой задержкой, позволяющей установиться режиму "Запись" в регистре 1,. поступает с выхода 23 блока 6 на тактовый вход С регистра

1, производя тем самым запись разрядов множителя В в регистр 1, а также через элемент 14 ИЛИ он поступает на вход С сдвигового регистра 15, производя тем самым запись единицы в разряд Q и нулей в разряды Q — Q регистра 15, так как вход D, регистра

15 соединен с шиной единичного потен1 циала, а входы О, - D, соединены с шиной нулевого потенциала. С выхода

Q, регистра 15 единичный потенциал подается на вход R RS-триггера 9, на вход S которого подан потенциал логического "0" с выхода Q регистра

15, тем самым RS-триггер 9 устанавливается в нулевое состояние и с него через выход 25 блока 6 поступает сигнал сброса на регистр 4 хранения,име13040 ющий нулевой уровень активности входа R. Импульс "Пуск" поступает также на вход S триггера 7 и, включая его в единич:;ое состояние, разрешает прохождение инверсной тактовой частоты через элемент 10 И, с выхода которого она подается на первый вход элемента

14 ИЛИ. В результате после подачи импульса "Пуск происходит запись множителя В в регистр 1, установка реги- 10 стра 15 в состояние единицы только на выходе Q,, сброс регистра 4, а также открывается прохождение инверсной тактовой частоты на тактовый вход С ре гистра 15. После окончания импульса

"Пуск" регистры 1 и 15 переводятся в режим "Сдвиг" путем подачи нулевого потенциала на их входы .SO. Ha вход группы мультиплексоров 2 поступает уровень логического "0", открывая тем 20 самым прохождение информации через мультиплексоры, а с выходов Я регистра 1 подаются со.ответственно разряды Ь, Ь, Ъ множителя на входы выборки канала VO V1

V2 группы мультиплексоров 2, пропуская тем самым значение двоичного кода соответствующего произведения А(Ъ,—

-2Ь +Ь ) в соответствии с таблицей. о

С выходов группы мультиплексоров 2 этот двоичный код поступает на входы

В сумматора 3 на входы А поданы логические "0" с выхода регистра 4. Для обеР спечения работы сумматора 3 по mod(2 -1)

его выход P переноса соединен с вхо- 35 дом P переноса, поскольку на выходе .о р. появляется число с весом 2 ; а 2

=1 mod (2 -1), В случае подачи на вход

P переноса единицы с выхода P nepeа носа еще один перенос принципиально возникнуть не может, Это видно из следующего: максимально возможные по величине числа суммируемые таким сумУ р матором, равны 2 -1, при их сложении получается число 2(2 — 1), представля- 45 емое в двоичном коде Р единицами H одним нулем в младшем разряде 1...10, раз и поэтому при переносе старшей единицы в младший разряд еще один перенос не возникает, В результате чего интервал времени, равный сумме времени появления сигнала переноса на выходе P сумматора (первое срабатывание), считая от момента подачи слагаемых на входы сумматора 3, и времени появления суммы этих слагаемых на выходах S сумматора

18 8

3 (второе срабатывание сумматора 3), на выходах S „ ... S сумматора 3

Г появляется двоичный код, равный знаP чению суммы по модулю 2 -1 двух слагаемых на входах сумматора 3.

После окончания импульса "Пуск через элемент 10 И и элемент 14 ИЛИ на тактовый вход С регистра 15 поступает положительный перепад напряжения инверсной тактовой частоты, переключающий регистр 15 в состояние с присутствием уровня логической " 1" только на выходе Ц, Уровень логической

1 на выходе устанавливает RS-триггер

8 в единичное состояние, снимая тем самым режим "Сброс" с регистра 4 обратной связи, а также устанавливает триггер 9 в единичное состояние, открывая тем самым путь прохождения прямой тактовой частоты через элементы

16 И и 17 ИЛИ на выход 23 блока 6.

С приходом положительного перепада напряжения прямой тактовой частоты этот перепад через элементы 16 И и

17 ИЛИ поступает на входы R сброса группы мультиплексоров 2, вход С тактовой частоты регистра 1 и вход С тактовой частоты регистра 4,.производя тем самым запись информации с выходов сумматора 3 с учетом циклического сдвига на (р-2) разрядов в регистр 4, который является регистром с записью информации по положительному перепаду с целью исключения гонок, сброс группы мультиплексоров 2 в ну1 левое состояние на выходах, а также сдвиг на один разряд вправо слова, записанного в регистре 1. Таким образом, на выходах Qo...Q регистра 4 появляется двоичный код, соответствующий произведению 2 А(Ь,-2Ь +Ь ), Р- Д выходах Q, " -1, Qз,с- реги стра 1 появляются соответственно разряды Ь Ь Ь, множителя В. С приходом следующего положительного перепада напряжения инверсной тактовой частоты регистр 15 блока 6 переключается в состояние с присутствием логической

" 1" .только на выходе Q д, а отрицательный перепад прямой тактовой частоты с выхода 23 блока 6 открывает группу мультиплексоров 2 для прохождения кода, соответствующего произведению

А(Ь -2Ь, +Ь ). Эгот двоичный код, поступающий на входы В сумматора 3, суммируется с кодом, соответствующим произведению 2 А(Ь -2Ь +Ь,), постур- пающим с выходов Q Q „ регистра

9 13040

4 на входы А сумматора 3. С приходом положительного перепада напряжения на тактовый вход С регистра 4 с выхода 23 блока 6 в регистр 4 записывается по фронту двоичный код, соответ- 5 ствующий значению 2 (А(Ь -2Ь +Ь ) + р- з

+2 f A(b -2Ь +Ь, ))1 и по этому же перепаду на вйходах Q, Q,,,,Q регистра 1 появляется следующая тройка разрядов множителя А. Аналогично 10 после переключения регистра 15 в состояние с логической "t" только на выходе Я, а затем с приходом положительного перепада напряжения прямой тактовой частоты на выходах регистра

4 появляется значение двоичного кода,,соответствующего

p2 (А(Ь -2Ь +Ь )+2 E А(Ь -2b +Ь )+

18 l0

Этот двоичный код с выходов S о ...S, сумматора 3 поступает на входы блока 5, служащего для устранения неоднозначности представления нуля по

mod(2 -1), появляющейся из-за того, что 2 -1=0 mod(2 -1).

При поступлении на входы блока 5 двоичного кода, хотя бы с одним нулем в разрядах, он проходит на выходы блока 5 без измейения, а при поступлении на входы блока 5 P. единиц на выходы блока 5 проходят нули.

При необходимости умножить следующие два числа необходимо подать импульс "Уст.", затем подать на входы устройства двоичные коды умножаемых чисел, а после этого подать импульс

"Пуск". Описанная работа устройства повторяется, +2 E A(b, -2Ь +Ь ) 1) ).

Точно так же с приходом положительного перепада напряжения прямой тактовой частоты после переключения регистра 15 в состояние Q,,,, ==1 на выхо25 дах регистра 4 появляется значение двоичного кода, соответствующего значению

Г А(Ь, -2Ь +Ъ, )+2 E А(Ь -2Ь

+b p в) + ° +2 E А(Ь 2Ь +Ьо ) ° ° ° 1

При переключении регистра 15 в состояние Q =1 открывается группа мульt типлексоров 2 ° Устанавливается через элемент 11 ИЛИ RS-триггер 7 в состояние логического "0", блокируя про- 35 хождение инверсной тактовой частоты через элементы 10 И и 14 ИЛИ на тактовый вход С регистра 15, блокируя прохождение прямой тактовой частоты через элементы 16 И и 17 ИЛИ на так- 40 товый вход С регистров 1 и 4, а .также на вход сброса группы мультиплексоров.

С выходов Q,, Q „ Q,, регистра

1 поступают значения разрядов 1 р, Ь, b< множителя В соответственно и пода- 45 ются на входы VO V1, V2 выборки канала группы мультиплексоров 2, пропуская тем самым значение двоичного кода, соответствующего произведению

А(Ь, -2Ъ, +Ь ) на входы В сумматора

3. В результате на входах S ... S сумматора 3 появляется значение двоичного кода, соответствующего значению произведения А В, равного A(bo—

-2Ь +Ь ) .2 E А(Ь -2Ь „+Ь )+2 Р 1А (Ь„„-2Ьр +Бр „)+...+2 (А(Ь,-2Ь +

Формула изобретения !

Р

Устройство для умножения по модулю

2 -1 (р - нечетное), содержащее сумматор, блок коррекции результата, группу элементов И, причем первые входы i-х элементов И группы (где

=1,2...р) являются входами (i-i)-x разрядов множимого устройства, выходы суммы сумматора соединены с входом блока коррекции результата, выход которого является выходом результата устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, в него введены регистр сдвига, регистр хранения и блок синхронизации, причем информационный вход

i-ro разряда регистра сдвига является входом (i-1)-го разряда множителя устройства, выход р-го разряда регистра сдвига соединен с нторыми входами элементов И группы, выходы которых соединены с входами перного слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра хранения, информационный вход первого разряда которого соединен с выходом суммы р-го разряда сумматора, выход

j-го разряда суммы "которого (где j=

=1,2,р-1) соединен с входом (j +1)-го разряда регистра хранения, выход переноса сумматора соединен с входом переноса сумматора, нход пуска устройства является входом пуска блока синхронизации, установочный вход которого является входом установки устройства, первый выход блока синхронизации соединен с входами синхронизации регистров сдвига и хранения, вход!

3040! разрешения сдвига регистра сдвига и вход сброса регистра хранения соединены соответственно с вторым и третьим выходами блока синхронизации, блок коррекции результата содержит элемент 5

И-НЕ и группу элементов И. причем 1-й вход элемента И-НЕ (где 1=1,2...р) 8 !2 является входом 1-ro разряда блока коррекции результата и соединен с пе рвым входом 1-го элемента И группы, второй вход которого соединен с выходом элемента И-НЕ, выходы элементов

И группы являются выходами блока коррекции результата.

Фпг.2

1304018

Составитель H,Ìàðêåëoâà

Техред M.1(одаиич Корректор М,Самборская

Редактор М.Бандура

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Заказ 1312/49 Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

«% 15(ф ) ЖЬl юб (q,) лж(а, 4515@ )

rr(q)

r (a М)