Устройство для сопряжения процессора с памятью

Устройство для сопряжения процессора с памятью

Иллюстрации

Показать все

Реферат

 

Изобретение касается вычислительной техники, в частности устройства для сопряжения, и может быть использовано при создании микроэвм. Целью изобретения является повышение быстродействия устройства. Устройство содержит первый, второй блоки контроля по четности 1 и 2, первый элемент И 3, дешифратор 4, первый, второй триггеры 5 и 6, второй элемент И 7. Устройство осуществляет обработку служебного признака информации путем формирования дополнительного адресного разряда. 1 ил. А16 & (Л со о СП О5 со О)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (so 4 С 06 Е 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ние анар!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3998228/24-24 (22) 27.12.85 (46) 23.04.87. Вюл. № 15 (72) А.А,Семеняк, А.И.Обросов, В.И.Ким и А.Я.Прохоренко (53) 681.3 (088.8) (56) Авторское свидетельство СССР

¹ 881722, кл, G 06 F 13/14, 1981.

Авторское свидетельство СССР № .1096653, кл. G 06 F 13/32, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРО-.

ЦЕССОРА С ПАМЯТЬЮ

„„SU„„ i 305696 А 1 (57) Изобретение касается вычислительной техники, в частности устройства для сопряжения, и может быть использовано при создании микроЭВМ. Целью изобретения является повьппение быстродействия устройства. Устройство содержит первый, второй блоки контроля по четности 1 и 2, первый элемент И

3, дешифратор 4, первый, второй триггеры 5 и 6, второй элемент И 7. Устройство осуществляет обработку служебного признака информации путем формирования дополнительного адресного разряда. 1 ил.

1 13056

Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения, и может быть использовано при создании ЭВМ, построенных на базе микропроцессов.

Целью изобретения является повышение быстродействия устройства. ° Ча чертеже представлена блок-схема устройства, Устройство содержит первый 1, вто- 10 рой 2 блоки контроля по четности, первый элемент И 3, дешифратор 4, первый 5, второй 6 триггеры, второй элемент И 7, Устройство работает следующим об- 15 разом.

Первый блок 1 контроля по четности формирует сигнал, соответствующий контрольному разряду кода информации на выходной шине данных и разряду до- 20 полнительной шины. Второй блок 2 KQH трсля по четности формирует сигнал, состветствующий контрольному разряду кода информации входной шины данных, дополнительной шины данных.

Организация дополнительной шины вызвана необходимостью обработки служебного признака информации.

В устройстве служебный признак при писывается к определенному байту информации ввиду дополнительного разряда, который не обрабатывается микророцессором.

Формирование разряда служебного признака осуществляется следующим образом.

Микропроцессор, обрабатывая последовательно поток данных, выделяет, например, старший разряд адресной ши- 0 ны для идентификации служебного признака информации. Старший разряд адресной шины поступает на первый вход второго элемента И 7. Сигнал "Запись" с выхода микропроцессора поступает на 5 второй вход второго элемента И 7 и стробирует выдачу признака служебной информации на дополнительную выходную шину данных. Формирование признака служебной информации и запись информации в память происходит по команде

"Запись" одновременно.

Для того, чтобы адресное поле микропроцессора не уменьшилось, необходимо сформировать старший разряд адресной шины. По команде "Вывод" на шину адреса поступает адрес порта,, в котором должен сформироваться старший разряд. Дешифратор 4 расшифровывает

96 2 адрес порта и по сигналу Вывод формирует в первом триггере 3 старший разряд адресной шины °

Таким образом, область памяти микропроцессора разбита на две страницы, обращение к каждой осуществляется старшим разрядом адресной шины, сформированным командой "Вывод .

Если служебный признак информации появляется на дополнительной входной шине данных при считывании данных в микропроцессор, то сигнал с дополнительной шины данных поступает на второй блок 2 контроля по четности и записывает в триггер 6 с помощью сигнала 1Прием", поступающего от микропроцессора. Выход "Разрешение прерывания" микропроцессора соединен с R âõîäîì триггера 6 и вторым входом элемента

И 8, первый вход которого соединен с выходом второго блока 2 контроля по четности. Сигнал "Разрешение прерывания" с выхода микропроцессора разрешает выдачу сигналов "Запрос прерывания R " "3 pa e bi H R>" соответственно с выходов элемента И 3 и триггера 6 на блок приоритетных прерываний микропроцессорной системы, что вызывает прерывание работы микропроцессора. Переход в режим "Прерывание" микропроцессора сопровождается снятием сигнала "Разрешение прерывания". Это обеспечивает сброс триггера

6 по К-входу и запирание элемента И 3.

Таким образом, сигналы "Запрос прерывания снимаются, когда микропроцессор переходит на обслуживание прерывания.

Ф о р м у л а и з о б р е т е н и я

Устройство для сопряжения процессора с памятью, содержащее дешифратор, первый, второй триггеры, первый, второй элементы И и первый, второй блоки контроля: по четности, причем первый вход дешифратора соединен с входом устройства для подключения адресного выхода процессора и адресного входа памяти, второй в:-.од дешифратора соединен с входом устройства для подключения выхода команды "Вывод" процессора, первый выход дешифратора соединен с единичным входом первого триггера, первый вход первого блока контроля по четности соединен с входом устройства для подключения выхода данных процессора и входа данных пацессора.

Составитель С Бурухин

Техред А-Кравчук Корректор Л.Пилипенко

Редактор Н. Гунько

Заказ 1453/47 Тираж 673. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

3 1305б мяти, первый вход второго блока контроля по четности соединен с входом устройства для подключения выхода данных памяти и входа данных процессора, выход второго блока контроля по четности соединен с первым входом первого элемента И, второй вход которого соединен с входом устройства для подключения выхода разрешения прерывания процессора, выход первого элемента И f0 соединен с выходом устройства для подключения первого входа прерывания процессора, второй вход первого блока контроля по четности соединен с выходом второго элемента И и с выходом 15 устройства для подключения k-ro разряда выхода данных процессора и входа данных памяти, выход первого блока контроля по четности подключен к выходу устройства для подключения конт- 20 рольного разряда выхода данных процессора и входа данных памяти, второй вход второго блока контроля по четности соединен с входом устройства для подключения контрольного разряда 25 выхода данных памяти и входа данных процессора, третий вход второго блока контроля по четности соединен с ин9б 4 формационным входом второго триггера и с входом устройства для подключения

k-ro разряда выхода данных памяти и входа данных процессора, вход синхронизации второго триггера соединен с входом устройства для подключения выхода синхронизации приема информации процессора, первый вход второго элемента И соединен с входом устройства для подключения выхода команды "3aпись" процессора, о т л и ч а ю ш е е с я тем, что, с целью повышения быстродействия устройства, первый вход второго элемента И соединен с входом устройства для подключения kro разряда адресного выхода процессора, второй выход дешифратора подключен к нулевому входу первого триггера, выход которого соединен с выходом устройства для подключения k-ro разD ряда адресного входа памяти, нулевой вход второго триггера соединен с входом устройства для подключения выхода разрешения прерывания процессора, выход второго триггера соединен с выходом устройства для подключе вЂ, ния входа запроса прерывания про—