Адаптер канал-канал

Адаптер канал-канал

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть ислользовано в многомашинных вычисли16 тельных комплексах для связи цифровых вычислительных машин (ЦВМ). Цель изобретения - повышение производительности адаптера. Адаптер каналканал содержит первый и второй блоки 1 и 2 связи с каналом, каждый из которых имеет узел 3 выходных сигналов , регистр 4 команд, дешифртор 5 команд, регистр 6 адреса, узел 7 сравнения, адресов, узел 8 управления, узел 9 выходных сигналов, регистр 10 байта состояния. Блоки 1 и 2 связи с каналом соединены между собой несколькими управляюшкми линиями и 00 о 01 Oi со N)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 13/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1049895 (21) 4000577/24-24 (22) 30. 12.85 (46) 23.04.87. Бюл. У 15 (72) Н.Н.Ерасова, В.А.Исаенко, А.А.Самчинский и Б.Г.Шаров (53) 68 1.14 (088.8) (56) Авторское свидетельство СССР

Ф 1049895, кл. С 06 F 13/12, 1982. (54) АДАПТЕР КАНАЛ вЂ” КАНАЛ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычисли„„SU„„1305697 А 2 тельных комплексах для связи цифровых вычислительных машин (ЦВИ) .

Цель изобретения — повышение производительности адаптера. Адаптер каналканал содержит первый и второй блоки

1 и 2 связи с каналом, каждый из которых имеет узел 3 выходных сигналов, регистр 4 команд, дешифртор 5 команд, регистр 6 адреса, узел 7 сравнения адресов, узел 8 управления, узел 9 выходных сигналов, регистр 10 байта состояния. Блоки 1 и 2 связи с каналом соединены между собой несколькими управляющими линиями и

1305697 через общие буферный регистр 11, блок

12 сравнения команд и блок 13 задания режима. Адаптер связан с сопря— гаемыми каналами с помощью шин 14 и

15 информационных линий каналов, шин

16 и 17 управляющих линий каналов, шин 18 и 19 информационных линий абонентов, шин 20 и 21 управляющих линий абонентов. Каждый из блоков 1, 2 связи с каналом содержит узел 22 буферной памяти, включающий коммутаторы управляющих сигналов записи и чтения, входной информации, счетчик

Изобретение относится к вычислительной технике, может быть использовано в многомашинных вычислительных комплексах для связи цифровых вычислительных машин (ЦВМ) и явля- 5 ется усовершенствованием устройства по авт.св. и 1049895.

Целью изобретения является повышение производительности адаптера. !1а фиг.1 представлена блок-схема адаптера, на фиг.2 — функциональная схема узла буферной памяти; на фиг.3— функциональная схема узла управления на фиг.4 — граф состояний и перехо15 дов узла управления.

Адаптер содержит (фиг.1) первый и второй блоки 1. и 2 связи с каналом, каждый иэ которых включает узел 3 выходных сигналов, регистр 4 команд, дешифратор 5 команд, регистр 6 адре20 са, узел 7 сравнения адресов, узел 8 управления, узел 9 выходных сигналов, регистр 10 байта состояния.

Блоки 1 и 2 связи с каналом соединены между собой управляющими линиями и через общие буферный регистр

11, блок 12 сравнения команд и блок

13 =-адания режима. Адаптер связан с сопрягаемыми каналами с помощью шин 4 и 15 информационных линий каналов, 30 шин 16 и 17 управляющих линий каналов, шин 18 и 19 информационных линий абонентов, шин 20 и 21 управляющих линий абонентов.

Каждый из блоков 1 и 2 содержит З5 узел 22 буферной памяти с первым информационным входом 23 и выходом адреса, регистр количества байтов, память, схему сравнения, элемент ИЛИ.

Узел 8 управления имеет входной муль— типлексор, постоянную память, выходной регистр. Сушность изобретения в обеспечении возможности использования . общего объема памяти, узлов буферной памяти для передачи больших массивов информации по одной команде, что позволяет сократить затраты времени на установление связи с каналами и повысить производительность адаптера и вычислительного комплекса в целом. 4 ил.

24, первыми управляющими входами записи 25 и чтения 26, управляющим входом 27, вторым информационным входом 28, вторыми управляющими входами записи 29 и чтения 30.

Узел 22 буферной памяти содержит (фиг.2) коммутаторы управляющих сигналов записи 3 1 и чтения 32, коммутатор 33 входной информации, счетчик 34 адреса, регистр 35 количества байтов, память 36, схему 37 сравнения, элемент ИЛИ 38.

Узел 8 управления содержит вход- ной мультиплексор 39, постоянную память 40, выхоцной регистр 41. На фиг.3 показаны также шина 42 сигналов синхронизации, шина 43 начальной установки и шины 44-57 входов и выходов узла 8.

Мультиплексор 39 предназначен для реализации условных переходов.

Постоянная память 40 служит для хранения набора микрокоманд ° Выходной регистр 41 предназначен для устране— ния разбора времени выборки различных адресных разрядов постоянной памяти.

Информационные входы мультиплексора 39 соединены с входными шинами узла, по которым поступают сигналы перехода из одного состояния узла 8 в другое. Выход мультиплексора 39 подключен к младшему адресному входу постоянной памяти 40, на группу адресных входов. которой подаются сигналы с выходного регистра.

Узел 8 реализован в виде микропрограммного автомата, граф-алгоритм которого представлен на фиг.4. Приведена часть алгоритма, описывающая выполнение операции Запись в режиме Расширенная память . Остальные части алгоритма выполняются аналогичным образом. Каждая часть алгоритма может быть выполнена как отдельная микропрограмма. В графе фиг.4 в круж- 10 ках изображен адрес ячейки постоянной памяти 40, в которой хранится микрокоманда, дугами изображены переходы из одного состояния в другое, названия сигналов над. кружками оз- 15 начают, что сигналы формируются в этих состояниях, название сигналов над дугами означают, что переход из одного состояния (начало дуги) в другое (стрелка дуги) происходит при 20 наличии этого сигнала.

Узлы 3 выходных сигналов представляют собой группу усилителей-приемников сигналов интерфейса и осуществляют прием информационных сигналов 25 интерфейса от канала по шинам 14(15).

Регистр 4 и дешифратор 5 команд осуществляют прием, хранение и дешифрацию кода, поступающего из канала. 30

Регистры 6 и узлы 7 сравнения ад— реса осуществляют сравнение адреса с заданным адресом, поступившим в канал, и выдачу в канал заданного адреса.

Узлы 8 управления вырабатывают внутренние сигналы управления и сигналы управления на шинах 20(21) линий управления абонента в соответствии с кодом команды, сигналами, по- 40 ступающими из канала по шинам 16(17), и сигналами блока 13 задания режимов.

Узлы 9 выходных сигналов представляют собой усилители-передатчики интерфейса и осуществляют передачу в 45 канал информационных сигналов по ши— нам 18 (19) .

Регистр 10 байтов состояния осуществляют хранение и передачу в канал байтов состояния. формирование 50 разрядов в регистрах 10 осуществля— ется по сигналам узлов 8.

Буферный регистр 11 осуществляет прием, хранение и передачу в канал байтов команд и данных. Передача данных через регистр 4 осуществляется только в режимах, при которых не используются узлы 22 буферной памяти.

697 4

Блок 12 осуществляет сравнение кодов команд, поступивших из первого и второго каналов. Блок 13 представляет собой тумблерный регистр, зада— ющий пять режимов работы: "Монопольный, "Мультиплексный", "Одна память, Две памяти, Расширенная память". Узлы 22 буферной памяти слуи выдачи в жат для приема, хранения канал байтов данных.

Адаптер канал — канал пяти режимах, задаваемых

В режимах "Монопольный", плексный", Одна память мяти" адаптер работает та и известный адаптер.

В режиме Расширенная предлагаемый адаптер рабо ющим образом. работает в блоком 13.

"Мультии Две пак же, как память тает следуКанал (например, первый) выбирает адаптер в соответствии с принципами организации ввода †выво. При этом адрес от канала по шинам 14 канала через узел 3 поступает в узел

7 для сравнения с адресом адаптера, хранимым в регистре 6 адреса. Ре— зультат сравнения адресов выдается в узел 8. Если адреса совпадают, то из узла 7 выдается ответный адрес адаптера на шины 18 и далее в канал.

Дешифратор 5 декодирует команду, полученную из канала и хранимую в регистре 4.

После расшифровки команды первого канала адаптер осуществляет прием по шинам 14 и запись через узел 3 в узел 22 блока 1 информации. При этом узел 8 блока 1 формирует сигнал обнуления, а затем сигналы модификации счетчика 34 и сигналы обращения в память 36, которые поступают на входы 25 узла 22 блока 1.

После заполнения achro объема памяти 36 счетчик 34 формирует сигнал переполнения, который через элемент

ИЛИ 38 по шине 27 поступает в узел

8 блока 1. По этому сигналу узел 8 блока 1 продолжает запись информации в узел 22 блока 2. При этом информация по шинам 28, сигналы управления записью по шинам 29 поступают в узел

22 блока 2 из узла 8 блока 1.

После окончания приема от первого канала данных (окончание определяется каналом) узел 8 блока 1 формирует сигнал записи в регистр 35, который поступает на входы 29 узла 22 блока

2, заносит в регистр 11 команду пер05697

АЧК

AYX

5 13 ног г, кана"Ia, а узел 8 блока 2 форми— рует и передает во второй канал байт с остояния с указателем Внимание .

В ответ второй канал вводит команду уточнения состояния, по которой ему передается содержимое регистра 11, т.е. команда первого канала. По со— пержимому регистра 11 программа второй LHN определяет, какую команду необходимо ввести в адаптер, и через второй канал вводит ее в адаптер .

При сравнении команд блоком 12 (сравнению подвергаются поля модификаторов) адаптер начинает передавать во второй канал данные из узла 2? блока

1 через узел 9 блока 2. При этом узел 8 блока 2 формирует сигнал об— нуления, а затем сигналы модификации счетчика 34 и сигналы обращения в памягь 36, которые поступают на входы 26 узла 22 блока 1.

После считывания всего объема памяти 36 счетчик 34 формирует сигнал переполнения, который через элемент

ИЛИ 38 по шине 27 поступает в узел 8 блока 2. По этому сигналу узел 8 блока 2 продолжает считывание информации из узла 22 блока 2 и передачу ее во второй канал через узел 9 блока 2.

При этом сигналы управления чтением в узел 22 блока 2 поступают по шинам

30 из узла 8 блока 2.

При сравнении значения счетчика

34 и регистра 35, что свидетельству- ет о завершении передачи во второй канал данных, принятых от первого канала, на выходе схемы 37 сравнения формируется сигнал, поступающий через элемент ИЛИ 38 с выхода 27 узла

22 блока 2 в узел 8 блока 2, по которому оканчивается выполнение коман— ды вс втором канале.

Ксммутаторы 31,32 и 34 обеспечивают коммутацию сигналов управления записью и чтением информации, поступающих на входы узла 22 либо из блока 1, либо из блока 2 (с выходов узла 8 и узла 3).

При передаче данных из второго канала в первый адаптер работает так же, за исключением того, что запись информации осуществляется сначала в узел 22 блока 2, а затем в узел 22 блока 1 под управлением узла 8 блока

2, а чтение — сначала из узла 22 блока 2, а затем из узла 22 блока 1 нод управлением узла 8 блока 1.

Узел 8 управления работает следу— ющим образом.

В исходном состоянии регистр 41 обнулен и на адресных вхoòàõ постоян— ной памяти 40 присутствует нулевой адрес. После сброса сигнала началь5 ной установки по каждому сигналу синхронизации íà шине 42 производится анализ сигналов условий, поступающих на входы мультиплексора 39, и пере— ход в очередное состояние.

В каждом состоянии узел 8 на адресный вход постоянной памяти 40 подключается одна из входных шин узла.

Выбор подключаемой шины производится в поле формата микрокоманды.

15 Возможный формат имеет следуюший вид: где АКК вЂ” поле адреса следующей мик20 рокоманды;

ЫЯ вЂ” поле кода адреса подклю— чаемого входа мультиплексора;

УПР— поле выходных сигналов

25 устройства управления.

Если на выходной шине присутствует входной сигнал (т.е. логическая

" 1"), то узел 8 переходит в состоя— ние, в младшем разряде которого присутствует единица. Если на выборной шине отсутствует входной сигнал (т.е. присутствует логический "0 ), то автомат переходит в состояние, в младшем разряде которого присутству35 ет ноль.

Например, пусть поле адресов постоянной памяти 40 представляет ком— бинацию 0011, поле адреса входного мультиплексора 39 — 0101. Если на

40 пятом входе мультиплексора 39 при— сутствует входной сигнал (т.е. логическая "1"), то переход осуществляется по адресу 00111, если входной сигнал отсутствует осуществляется по адресу

45 00110. Аналогично реализуются все остальные условные переходы.

Для формирования выходных сигналов устройства управления используется горизонтальное микропрограмми50 рование, т.е. каждому разряду поля выходных сигналов микрокоманды ставится в соответствие определенный выходной сигнал устройства управления.

Фор мула изобр,етения

Адаптер канал — канал по авт.св.

Р 1049895, отличающийся тем, что, с целью повышения произволов.

Фиг2

7 130 дительности адаптера, вторые информационные входы и входы управления записью узлов буферной памяти первого и второго блоков связи с каналом соединены соответственно с десятыми выходами узлов управления и выходами узлов входных сигналов второго и пер— вого блоков связи с каналом, в каждом ф

Ж

Фб ф

М

Ж

5697 8 блоке связи с. каналом второй вход управления чтением, управляющий выход и информационный выход узла буферной памяти подключены соответственно к одиннадцатому выходу и вось5 мому входу условия узла управления и шестому входу узла выходных сигна1305697

< g4 а

Составитель В. Вертлиб

Техред Л.Кравчук Корректор Л.Патай

Редактор С.Пекарь

Заказ 1453/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †полиграфическ предприятие, г.Ужгород, ул.Проектная,4