Устройство для сложения чисел с переменным основанием системы счисления

Устройство для сложения чисел с переменным основанием системы счисления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике. Цель изобретения - расширение функциональных возможностей за счет возможности изменения системы счисления. Устройство содержит сумматоры 1 и 3, регистры 4, коммутаторы 5, триггеры 6, мультиплексоры 2. -Устройство позволяет реализовать накопитель с изменением модуля в широких пределах, 1 ил. /4 ;. i dmr g (Л /f I ill 14 00 О CO. rr

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (Н) (51) 4 G 06 Р 7/50 Н 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 ) с е

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3967762/24-24 (22) 18.10,85 (46) 15.05.87. Бюл. ¹ 18 (72) В. И. Никифоров и Ю. И, Ушаков (53) 681.325.5(088.8) (56) Авторское свидетельство СССР .№ 1058069, кл. Н 03 К 23/00, 1982.

Авторское свидетельство СССР № 1140249, кл. Н 03 К 23/00, 1983, (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ЧИСЕЛ С

TIEPEMEHHbIM ОСНОВАНИЕМ СИСТЕМЫ СЧИСЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике. Цель изобретения — расширение функциональных возможностей за счет возможности изменения системы счисления. Устройство содержит сумматоры 1 и 3, регистры 4, коммутаторы 5, триггеры 6, мультиплексоры 2. -Устройство позволяет реализовать накопитель с изменением модуля в широких пределах.

1 ил.

10809

45 до следующего переполнения. При этом

Изобретение относится к радиотех нике и может быть использовано в синтезаторах частот измерительной и приемо-передающей аппаратуры в качестве формирователя дискретной сетки частот или делителя с переменным коэффициентом деления.

Цель изобретения — расширение функциональных возможностей за счет возможности изменения системы счисления.

На чертеже изображена функциональная схема устройства для сложения чи" сел с переменным основанием системы счисления, Устройство для сложения чисел с переменным основанием системы счисления содержит сумматоры 1 — 1„, n = 4i, где i=1,m, m - разрядность операндов, мультиплексоры 2<-2, сумматоры 3 -3, регистры 4> -4< коммутаторы 5, -5„, триггеры 6, -6,1, информационный вход 7 устройства, вход

8 модуля устройства, вход 9 выбора системы счисления, тактовый вход 10 устройства, выход 11 результаты, входы 12 и 13 сумматора 1, информационные входы 14 и 15 мультиплексора, входы 16 и 17 сумматора 3, выход 18 переноса, информационный вход 19 ре" гистра, тактовый вход 20 регистра, вход 21 коммутатора, выход 22 комму татора, вход 23 коммутатора, вход 24 переноса данного разряда и выход 25 переноса данного разряда.

1 Устройство работает следующим образом.

В двоичной системе счисления на вход 9 подается сигнал "0", коммутаторы 5<,..., 5 р пропускают на выходы 22,,..., 22 сигнал, поступающий на их вторые входы с входа 23 триг-, гера 6» и блокируют сигналы, форми- руемые остальными триггерами 6„, 6„,. На входе 7 присутствует в двоичном параллельном коде 4п-разрядное входное число А, которое разбивается на п групп по 4 разряда и подается на соответствующие первые входы 14,...,, 14„, мультиплексоров 2 и вторые входы !3,,..., 13 сумматоров 1, начиная с первой группы младших разрядов. На вход 8 подается в параллельном двоичном коде 4п-разрядное число P = 2 "- М, где М вЂ” значе4ь ние модуля. Число P также разбивается на п групп по 4 двоичных разряда и поступает на первые входы 12 1,...

5 !

О

S5

2

12д первых сумматоров 1 в со= ответствии с номером группы. Результат сложения соответствующих 4-х разрядных групп чисел А и P поступа- ет с выходов сумматоров 1 ...,, 1 на вторые входы 15,,..., 15„ мультиплексоров 2.

Первый тактовый импульс, поступающий на вход 10, устанавливает триггеры 61 6 < в,состояние "0", при этом на управляющих входах мультиплексоров 2 также появляется "0" и мультиплексоры пропускают на первые входы 16!,. ° ., 16„ сумматоров 3 соответствующие четырехраэрядные группы числа A. Сумматоры 3 и регистры 4 образуют единый параллельный 4п-разрядный двоичный накопитель с последовательным переносом, процесс приращения информации в котором на величину входного числа А происходит синхронно с приходом тактовых импульсов на входы 20 регистров 4.

При переполнении емкости памяти на выходе 18 „ сумматора 3„ формируется импульс, который, постуая на

S вход триггера 6» переводит его в состояние "1", при этом все коммутаторы 5,,..., 5 „ пропускают сигнал на управляющие входы соответствующих мультиглексоров, которые одновременно переключаются на передачу суммы чисел А+Р с выходов сумматоров на первые входы сумматоров 3. С приходом следующего тактового импульса регистры 4 записывают результат суммирования накопителя с числом

А+Р, триггер 6 > переключается в состояние "0", мультиплексоры 2 вновь начинают пропускать на выходы информацию со своих первых входов, процесс заполнения емкости памяти устройства с постоянным приращением, равным числу А, восстанавливается средняя частота заполнения двоичного накопителя равна

f = f Ai(2 "P) = frA/М, где f — частота следования тактовых т импульсов.

В частном случае при P = 0 значение модуля равно величине емкости

4п-разрядного устройства с модулем

М 24

В двоично-десятичной системе счисления на вход 9 подан сигнал "1", коммутаторы 5,,..., 5> блокируют сиг3 1310 нал, формируемый на их вторых входах, и пропускают сигналы, поступающие на их первые входы с выходов 23

23„ соответствующего триггера

6»,...,6, . На вход 7 подаются в параллельном двоично-десятичном коде значения и-значного десятичного числа А, которые снимаются с шины 7 и подаются на соответствующий каскад устройства подекадно, т.е, по 4 дво- f0 ичных разряда. На вход 8 управления модулем в параллельном двоично-десятичном коде записывается п значений десятичного числа 6. Таким образом, на первый вход 14 мультиплексора 2< !5 поступает двоично-десятичное значение первой (младшей) цифры входного десятичного числа А, а на второй вход 15, мультиплексора подается результат сложения этой цифры с чис- 20 лом 6. Вторая цифра десятичного числа А поступает на вход 14, а результат сложения с числом "6" приходит на входе 15 и так далее, Первый тактовый импульс, поступающий на вход

10, устанавливает триггеры 6,...,6 д в состояние "0" и мультиплексоры пропускают на первые входы 161, ° ..

16 сумматоров 3 двоично-десятичные значения соответствующих цифр 30 числа А. Элементы 31 и 4,, 3 и 4, З и 4„ образуют четырехразрядные двоичные накопители с емкостью памяти 2 =16. Формируемые на выходах

18,,..., 18п сумматоров З,..., Зп 35 сигналы переключают в моменты переполнения соответствующие триггеры в состояние "1", при этом и соответствующий мультиплексор 2< 2> переключается на передачу информации 40 с второго входа 15,..., 15 . С приходом следующего после переполнения тактового импульса регистр 4,...,4 данного 4-разрядного накопитеЛя записывает результат этого суммирова- 45 ния, при этом данный триггер снова переключается в состояние 0", и управляемый им мультиплексор вновь начинает пропускать на выход информацию с первого входа. Процесс запол- 50 нения емкости с постоянным приращени ем восстанавливается и длится до следующего переполнения. Таким образом, на выходах каждого из 4-разрядных каскадов информация изменяет- 55 ся от 6 до 15, что эквивалентно работе каскадов десятичного накопителя в диапазоне от 0 до 9. Модуль уст809 4 ройства при работе в двоично-деся= тичной системе счисления равен !О, т.е. определяется количеством используемых 4-разрядных каскадов, при этом модуль каждого из каскадов равен 10.

Предлагаемое устройство позволяет реализовать двоичный 4п-разрядный . накопитель с изменением модуля в широких пределах от 1 до 2 "., Формула изобретения

Устройство для сложения чисел с переменным основанием системы счисления, содержащее в каждой тетраде первь1й сумматор, регистр, мультиплек. сор, причем тактовый вход регистра соединен с тактовым входом устройства, выходы регистра соединены с информационными входами первой группы первого сумматора, выход суммы которого соединен с входом регистра, информационные входы второй группы первого сумматора соединены соответственно с выходами мультиплексора, первый информационный вход которого соединен с информационным входом соответствующей тетрады устройства, выход переноса первого сумматора данной тетрады соединен с входом переноса первого сумматора следующей тетрады, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей за счет возможности изменения системы счисления, оно содер. жит второй сумматор, коммутатор, триггер, причем тактовый вход устройства соединен с входом установки триггера, единичный вход которого соединен с выходом переноса первого сумматора, информационные входы первой группы второго сумматора соединены с соответствующими входами модуля устройства, информациочные входы второй группы второго сумматора соединены соответственно с информационными входами соответствующей тетрады устройства, второй информационный вход мультиплексора соединен с выходом суммы второго сумматора, управляющий вход мультиплексора соединен с выходом коммутатора, первый вход которого соединен с входом выбора системы счисления устройства, второй вход коммутатора соединен с выходом триггера данной тетрады, выход триггера старшей тетрады соединен с третьими входами коммутаторов. всех тетрад.