Устройство для определения среднего арифметического значения

Устройство для определения среднего арифметического значения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в системах обработки результатов измерений. Цель изобретения - повышение быстродействия.Устройство позволяет повысить скорость вычисления среднего арифметического значения за счет распараллеливания вычислений во времени. Устройство содержит регистры 2,4,5,6,10, элементы ИЛИ 3,16, триггер 7, генератор 8 тактовых импульсов, элементы 9,11, 19 задержки, блок 12 ассоциативной памяти, сумматоры 14, 15, вычитатель 1.7, коммутатор 18, элементы И 20, 21, 22, счетчик 23, пороговый элемент 26. 1 ил., 2 табл. (Л 00 00 4

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУЕ ПИН

„.80„„1310840

А1 (51) 4 С 06 Р 15/36

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ;,3

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 40.11506/24-24 (22) 13. 01. 86 (46) 15. 05. 87. Бюл. У 18 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) В.И.Корнейчук, А.П.Марковский и С.В.Широчин (53) 681.3(088.8) (56) Патент ГДР У 93363, кл. G 11 С 15/00, 1972.

Авторское свидетельство СССР .У 619924, кл. G 06 Р 15/36, 1975.

Авторское свидетельство СССР

И 1008751, кл. G 06 F 15/36, 1981. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ СРЕДНЕГО АРИФМЕТИЧЕСКОГО ЗНАЧЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки результатов измерений. Цель изобретения — повьппение быстродействия.Устройство позволяет повысить скорость вычисления среднего арифметического значения за счет распараллеливания вычислений во времени. Устройство содержит регистры 2,4,5,6, 10, элемен" ты ИЛИ 3, 16, триггер 7, генератор

8 тактовых импульсов, элементы 9, 11, 19 задержки, блок 12 ассоциативной памяти, сумматоры 14, 15, вычитатель

17, коммутатор 18, элементы И 20, 21, 22, счетчик 23, пороговый элемент

26. 1 нл., 2 табл.

1 131

Изобретение относится к вычислительной технике и может быть использовано в устройствах автоматического управления, обработки информации и в системах автоматизации научных исследований.

Целью изобретения является повышение быстродействия за счет параллельного вычисления среднего арифметического хранящихся в памяти чисел за время, не зависящее от их количества.

На чертеже представлена структурная схема устройства. Устройство содержит вход 1 запуска регистра сдвига 2, элемент ИЛИ 3, регистр сдвига 4, регистр 5, регистр б, триггер 7, генератор 8 тактовых импульсов, элемент задержки 9, регистр 10, элемент задержки 11, блок

12 ассоциативной памяти, разрядные выходы 13„ - 13, блока 12, комбинационный сумматор 14, сумматор 15,элементы ИЛИ 16, выходы которых связаны со входами вычитателя 17, коммутатор

18, элемент 19 задержки, элементы

И 20 — 22, счетчик 23, вход 24 на— чальной установки разрядности среднего арифметического устройства, выход 25 устройства, пороговый элемент 26.

Устройство работает следующим об-разом.

Перед началом работы по входу 24 в счетчйк 23 заносится код М-требуемой разрядности результата (получаемого среднего арифметического).

Сигнал запуска, подаваемый по входу 1, устанавливает в ноль разряды регистров 2,5,4, 10, устанавливает в единичное состояние триггер

7 и разряды регистра 6, запускает генератор 8 тактовых импульсов, через первый элемент задержки 9 заноспт единицу в младший разряд регистра 2. Импульс с генератора 8 через элемент задержки 11 инициирует опрос блока 12, на выходах 13 -13 которого формируются сигналы совпадения для всех слов, младший разряд которых равен единице. Информация с вы.ходов 13 подается на входы сумматора 14, на выходе которого формируется двоичный код суммы числа совпадений. Полученное число поступает на первый вход сумматора 15, где складывается со сдвинутым на один разряд содержимым регистра 10 (предварительно обнуленного сигналом за0840 2

5

45 пуска через элементы ИЛИ 3) так,что

i-й разряд регистра 10 соответствует при сложении (i + 1)-му разряду второго входа сумматора 15. Результат заносится на регистр 10, причем младший разряд (а-й) регистра 10 заносится со сдвигом влево на регистр

4, начиная с m-го разряда.

Импульс, сформированный генератором импульсов 8, пройдя через элемент задержки 19, вызывает сдвиг влево содержимого регистра 2 и, пройдя через открытый единичным сигналом с выхода триггера 7 элемент И 21,вызывает сдвиг влево содержимого регистра 4. С формирование m генератором 8 следующего сигнала осуществляется следующее обращение к блоку

12 и устройство работает аналогично описанному способу до тех пор, пока на выходе переполнения сдвига регистра 2 не будет сформирован сигнал единичного уровня (соответствует

1-му циклу опроса блока 12, где 1 разрядность чисел, хранящихся в блоке 12), который устанавливает триггер 7 в ноль. Сигнал с инверсного

-выхода триггера 7 поступает на элеI менты И 20, 22, разрешая работу вычитателя 17 и сдвиг содержимого регистра 4 вправо.

Код числа, хранящегося в регистре

10, подается через элементы ИЛИ 16 на вход порогового элемента 26 и вычитателя 17. Если это число меньше количества К чисел в блоке 12, то в (m+1)-й разряд регистра 4 заносится ноль, а в регистр 5 через коммутатор 18 — исходное число. Если это число больше или равно К,то в (m+ +1)- и разряд регистра 4 заносится единица, а в регистр 5 через коммутатор

18 заносится разность между числом, поступившим на вход вычитателя 17 и числом К. Работа вычитателя 17 синхронизируется тактовым сигналом,задержанным элементом 11 задержки через элемент И 20. Этот же сигнал, дополнительно задержанный элементом

19 задержки, формирует на входе элемента И 22 сигнал, по которому производится сброс в ноль регистра 10 и запись кода в регистр 5, а также запись сигнала в (m+1) é разряд регистра 4, выполняемая одновременно со сдвигом вправо содержимого последнего, Кроме того, импульс с выхода элемента 11 задержки через элемент И 20 поступает на счетчик 23, 13 108

40 4 гистра, два регистра сдвига, комбинационный сумматор, сумматор, вычитатель, коммутатор, группа элементов ИЛИ, второй и третий элементы задержки, выходы блока ассоциативной памяти. соединены с входами комбинационного сумматора, разрядные выходы которого соединены. с разрядными входами первой группы входов сумматора, разрядные выходы которого соединены с информационным входом первого регистра, i-й разрядный выход которого (i =. 1,2,..., n-1, n— где происходит вычитание единицы из содержимого счетчика 23. В дальнейшем на каждый (j-1)-й вход (j=2,3,. и-1) вычитателя 17 поступает сигнал с j-ro выхода регистра 5, а на (j-1)-й вход узла вычитателя

17 — сигнал с выхода регистра 4.

Описанная последовательность операции повторяется до тех пор, пока содержимое счетчика 23 не станет 10 равно нулю. При этом в регистре сдвига 4 будет сформировано среднее арифметическое с точностью до М разрядов, причем старший разряд среднего будет располагаться справа. 15

Пример. Пусть вычисляется среднее арифметическое четырех 4-разрядных чисел, записанных в ячейках блока 12 в виде ближайшее целое число, большее log2

К, К вЂ” число ячеек блока ассоциативной памяти) соединен с i-м разрядным входом второй группы входов сумматотора и первым входом i-ro элемента

ИЛИ группы, выход которого соединен с i-м информационным входом группы входов вычитателя, с i-м входом группы входов порогового элемента, с

i-м информационным входом первой группы входов коммутатора, выход koторого соединен с информационным входом второго регистра, j-разрядный

1 0

0 0

1 0

1 О

1 1

1 1

О 1

Пусть далее М = 6. Тогда работа устройства до переключения триггера

7 иллюстрируется таблицей 1.

Работа устройства после переключения управляющего триггера 7 иллюстрируется таблицей 2 °

Полученный код 1010, 11 соответствует.десятичному числу 10, 75, т.е. среднему арифметическому заданных чисел. выход которого (j = 2,..., n-1),со-единен с вторым входом (j-1)-го элемента ИЛИ группы, вход запуска генератора тактовых импульсов соединен с входами установки в "0 второго регистра, первого и второго регистров сдвига, входом установки в

" 1" третьего регистра, первым входом элемента ИЛИ и входом первого элемента задержки, выход которого соединен с информационным входом второго регистра сдвига, выход генератора тактовых импульсов через второй элемент задержки соединен с тактовым входом блока ассоциативной памяти, входом разрешения записи первого регистра, вторым входом третьего элемента И и входом третьего элемента задержки, разрядные выхоУстройство позволяет вычислить среднее арифметическое за число тактов (М + 1), независящее от количества чисел К. ды второго регистра сдвига и разрядные выходы третьего регистра соединены соответственно с входом разрешения поразрядного анализа и входами разрешения анализа и считывания кодов блока ассоциативной памяти, выход, третьего элемента задержки соединен с входом разрешения сдвига второго регистра сдвига и вторыми входами первого и второго элементов И,выходы первого и второго элементов И соединены соответственно с входом разрешения записи в тп-й разряд и сдвига влево(тразрядностьчисел в блоке ассоциатив40

Формула изобретения

Устройство для определения среднего арифметического значения, содержащее счетчик, элемент задержки,первый, второй и третий элементы И,эле- 45 мент ИЛИ, триггер, генератор тактовых импульсов, вход запуска которого соединен с входом установки в н 11

1 триггера и является входом запуска устройства, прямой выход триг- 50 гера соединен с первым входом первого элемента И, инверсный выход триг- гера соединен с первыми входами второго и третьего элементов И, выход второго элемента И соединен с первым 55 входом элемента ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия,в него введены блок ассоциативной памяти, три ре0840

Номер Сигналы на такта шинах 131—

134

Код на:выходе Сумматора 15

Код:в регистре

10 4

Комбинационного сумматора 14

0010

001

0001

0001

0001000000

0011000000

1011

011

0011

0011

0111

0111

011

011

0101

0101

0101

0101

1 101000000

1101000000

Т а б л и ц а 2

Код на выходе второго регисра 5

Код на входе узла вычитателя 17

Номер такта

Код в сдвиговом регистре 4

010

010

001

101

010

010

001

10 I

011

011

010

110

000 t 00

Составитель В.Орлов

Техред Л.Олейник Корректор M.Ïoæo

Редактор Н.Горват

Заказ 1893/46 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,. Москва, F-35, Раушская наб.д 4/5

Производственно-полиграфическое предприятие, r. Ужгород, Проектная, 4

1 31 ной памяти) и входом разрешения записи в (m+1)-й разряд и сдвига вправо первого регистра сдвига„,второй вход элемента ИЛИ соединен с вьгходом второго элемента И и входом разрешения записи второго регистра,выход элемента ИЛИ соединен с входом установки в "0" первого регистра, и-й разрядный выход которого соединен с входом m-ro разряда первого регистра сдвига, выход m-ro разряда которого соединен с вторым входом (n-1)-го элемента ИЛИ группы, вход (m+1)-ro разряда первого регистра

1 сдвига соединен с выходом "Больше" порогового элемента, входом вычитателя и входом управления коммутатора, информационные входы второй группы которого соединены с разрядными информационными выходами вычитателя, гход разрешения выдачи результата которого и вход вычитания счетчика соединены с выходом третьего элемен10 та И,вход начальной установки счетчика является входом начальной установки разрядности среднего арифметического устройства, выход счетчика является выходом устройства.

Таблица 1

001 1010000

000011010 1