Сверхоперативное запоминающее устройство

Сверхоперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств высокопроизводительных ЭВМ, имеющих систему отрицательной или многоуровней памяти . Цель изобретения - повышение надежности устройства. Сверхоперативное запоминающее устройство содержит блок 1 памяти данных, блок 2 сравнения, блок 3 управления, блок 4 памяти индексов, блок 5 памяти кодов замещения, регистр 6, блок 7 преобразования кодов, блок 8 контроля, корректор 9 одиночной оищбки, информационные 10, адресные II и индексные 12 входы, выходы 13. В соответствии с адресом на входе 11 в блоки 1 и блок 4 записываются данные с входа 10 и индекс с входа 12 или считываются на выход 13 и на из входов блока 2. Блок 2 определяет нахождение требуемых данных в блоке 1 и иницни|п - ет блок 3 на формирование управляющих сигналов для выдачи данных на выхо.ч 13. При записи данные в соответствии с кодом, хранимым в б. юке 5 (алгоритмом замен1ения), записываются по адресу в блок 1, а блок 7 формирует новое значение кода алгоритма и записывает его в блок 5. Б.чок 8 осу1Г1ест 5ляет контроль по модулю два информации , считываемой из блока 5, и вырабатывает curna. i разре1иения работы корректора 9, исправляющего 11Н(}зормацию, хранящуюся в регистре 6. 1 з.н. ф-лы, 4 нл. (О сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„. Я0„„1312584 А t (51) 4 G 06 Е !2100

«7Ф (р у g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3941637/24-24 (22) 06.08л35 (46) 23.05.87. Бюл. № 19 (72) Р. В. Оганян (53) 681.327.6 (088.8) (56) Патент Beë и кобр итани и № 1370219, кл. G 06 F 12/00, 1978.

ЭВМ ЕС 1046 1ЦК1.700.042 Т03. Техническое описание блока управления памятью. (54) СВЕРХОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств высокопроизводительных ЭВМ, имеющих систему отрицательной или многоуровней памяти. Цель изобретения — повышение надежности устройства. Сверхоперативное запоминаю(цее устройство содержит блок 1 памяти данных, блок 2 сравнения, блок 3 управления, блок 4 памяти индексов, блок

5 памяти кодов замещения, регистр 6, блок

7 преобразования колов, блок 8 контроля, корректор 9 одиночной ошибки, информационные 1О, адресные 11 и индексныс 12 входы, выходы 13. В соответствии с адресом на входе 11 в блоки 1 и блок 4 записываются данные с входа 10 и индекс с входа 12 или считываются на выход 13 и на один пз входов блока 2. Блок 2 определяет нахождение требуемых данных в блоке 1 и инициирует блок 3 на формирование управляющих сигналов лля выдачи данных H2 Bh(xo;I, 13.

При записи данные в соответствии с колом, хранимым в блоке 5 (а llopHTMDM з((мсщсния), записываются по адресу в блок 1, а блок 7 формирует новое значение («ол;l алгоритма и записывает его в блок 5. Б,(ок 8

ocó(((åeTë,(Heò контроль по модулю дна информации, считываемой из блока 5, н выраба1ываст сигнал разрс(пения работы корректора .), неправ.(я(оп(его информ вин(о, х!1<(пищу(ося в регистре 6. 1 з.п. ф-лы, 4 ил.

)312584!

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных ЭВМ, имеющих систему виртуальной или многоуровневой памяти, для построения сверхоперативного запоминающего устройства (СОВУ).

Цель изобретения — повышение надежности сверхоперативного запоминающего устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема блока памяти кодов замещения. блока контроля регистра и блока преобразования; на фиг. 3 — функциональная схема корректора одиночных ошибок; на фиг. 4 — графики возможных вариантов характеристики активностей информации для четырех отделений СОЗУ.

Устройство содержит блок 1 памяти, блок

2 сравнения индексов адреса, блок 3 управления, блок 4 памяти индексов, блок 5 памяти кодов замещения, регистр 6, блок

7 преобразования кодов, блок 8 контроля, корректор 9 одиночных ошибок, информационные входы 10, адресные входы 11, индексные входы 12, информационные выходы 13, выходы 14 блока 4, вход 15 управления, выход !6 блока 3, выходы 17, выход 18 блока 3 управления, информационные входы 19 блока 5, вход 20 синхросигнала регистра 6, выход 21 блока 5, выход 22 регистра 6, вход 23 сброса блока 8 контроля, входы 24 коррекции разрядов регистра 6, выход 25 блока 8, сумматор 26 по модулю два, триггер 27, триггеры 28--33, выходы 34 — -40 блока 5, выход 41 сумматора

26. выходы 42 — 53 регистра 6, выходы 54 — 65 триггеров 23 — 33, элементы И 66- — 77, элемент ИЛИ 78.

В табл. 1 приведены порядковые номера всех 64 двоичных кодовых комбинаций шестиразрядного кода алгоритма замещения

Al — -А — — первые — шестые биты кода алгоритма замещения; обозначение — искаженный бит (три звездочки — три подозреваемых искаженных бита); А, В, С, D — первые — четвертые отделения буферной памяти; в графе Х указаны те отделения, которые данный код алгоритма замещения характеризует как отделения с самой устаревшей информацией (пассивные), кроме того, в той же графе (для строк некоторых кодов) указаны порядковые номера тех кодов, искажение одного бита которых приВодит к данному коду.

Устройство работает следующим образом.

На входы 1 поступает код адреса от процессора для чтения или записи информации в блок 1 и для чтения или записи и:.lдексной части адреса в блок 4. На вход 10 поступают данные, выбранные из оперативной памяти ЭВМ для записи их в блок 1. На вход 12 поступает индексная часть адреса для записи в блок 4 или для сравнения с индексом, прочитанным из блока 4 и переданным в блок 2 сравнения. B последнем случае определяется нахождение требуемых данных в блоке 1.

Если в режиме чтения выясняется, что данные находятся в блоке 1, то блок 3 управления по выходу 16 вырабатывает управляющие сигналы для передачи данных в процессор на выход 13. В режиме записи в блоке 3 управления (используя выбранный по данному адресу код алгоритма замещения — выход 22) вырабатываются управляющие сигналы по выходу 16, указывающие одно из четырех (А, В, С,D) отделений блока 1, где должна записываться новая информация, а в блоке 7 преобразования формируется новое значение кода алгоритма замещения и записывается по данному адресу в блоке 5.

Блок 3 управления структурно состоит из узла формирования сигнала разрешения выборки следующей микрокоманды в процессоре, узла формирования сигналов записи и чтения с накопителей буферной и индексной памяти, узла формирования сигнала выбора одного из четырех отделений буферной памя. :и, узла формирования сигнала управления блоком контроля четности кодов алгоритма замещения и узла формирования синхросигнала занесения кода в приемный регистр кодов алгоритма замещения.

При обращениях процессора к памяти по соответствующему адресу (вход 11) и по сигналу входа 16 выбирается код алгоритма замещения из блока 5. Этот код по сигналу входа 20 синхросигнала заносится в триггеры 28 — 33, а на сумматоре по модулю два проверяется на четность, и, если обнаруживается ошибка, она заносится в триггер

27 по входу 41 сигналом выхода !8, который задержан относительно сигнала по входу 20 на время завершения установки триггеров 28 — 33. Выход 25 дает разрешение на срабатывание элементов И 66 — 77, на входы которых поданы прямые и обратные

40 выходы триггеров 54 — 65 в заданных сочетаниях, характеризующих те ошибочные коды алгоритма замещения, для которых возможна коррекция одиночной ошибки. Один из этих элементов И может выдать сигнал па коррекцию (выходы 42 — 53), а также по выходу 23 элемент И 78 выдает сигнал и,. сброс триггера 27. После коррекции по си палу выхода 16 разрешается в блоке 7 формирование новых значений битов кода à1горитма замещения с учетом старых значе0 иий (выход 22). Новое значение кода алгоритма замешения через вход 19 записывается в олок 5 памяти кодов замен ения.

Корректор 9 одиночных ошибок шестпразрядного кода алгоритма замещения (фиг. 3) построен исходя из закономерностей (особенностей), выявленных в данном предложении l!pH анализе 64 кодовых комбинаций (табл. 1) порядковыми номepaми 64.

1312584

А1 Д А2 АЗ I А4 A5 i

Код А6 Х Код А1 i А2 АЗ I А4 A5 А6 Х

Г

3

В графе Х буквами A. В, С, D ооозна чены те 24 кодовые комбинации, которые указывают соответствующие отделения

СБП с наиболее устаревшей информацией, а также хронологию (активность) поступления информации остальных отделений. При этом пассивность отделения характеризуют следующие признаки:

Отделение

А1=- О, А2= О, АЗ= О

В А!= 1, A4=0, A5=0

С А2= 1, А4= 1, A6=0

D АЗ= 1, А5= 1, А6= 1.

Более наглядным является представление этих кодов с помощью н ести коэффициентов (векторов) А1 — А6 в виде квадрата с диагоналями. На фиг. 4 а эти шесть векторов показаны для чсходного сос-ояния и имеют значение логического «О» (при изменении направления векторов они принимают значение логической «1»).

Позиция на фиг. 5а характеризует отделение А как самое пассивное (А1=0, A2=0, АЗ= О), при этом ни один вектор не входит в эту вершину. Следующее по пассивности— отделение В, при этом в вершину входит один вектор. Менее пассивное отделение С— два вектора, и самое активное отделение

D — три вектора. Можно условно эту характеристику направленности векторов (по пассивности) обозначить для дашгого случая как О, 1, 2, 3 (соответственно для отделений A. В, С, D). Можно построить только шесть различных квадратов (фиг. 5а,б,в,г.д. е), где отделение А всегда пассивное.

Аналогичные позиции (и кодовые комбинации) можно получить и для остальных отделений — — В, С и D, получив таким образом, 24 кодовые комбинации (условно их можно назвать действительHûми), где имеется однозначное распределение пассивности информации между четырьмя отделениями. Если построить квадраты всех 64 кодовых комбинаций, руководствуясь кодами табл. 1, исходной позицией фиг. 5,а, то мож5

40 но увидеть, что остальные 40 кодовых комоинаций (условно названных недействительными) не являются однозначными по распределению пассивностей (фиг. 5ж,з,и).

Фиг. 5ж характеризуется по пассивностям отделений А, В, С, D как О, 2, 2, 2, с таким распределением векторов можно нос- роить восемь квадратов. Фиг. 53 характеризуется как 1, 1, 2,, с таким распределением векторов можно построить 24 кодовые комбинации, фиг. 5и характеризуется как 1, 1, 3, 1, с таким распределением можно построить восемь комбинаций. Таким образом, эти 40 кодовых комбинаций считаются недействительными и не могут использоваться в блоке алгоритма замещения.

Если эти 40 кодов проанализировать по табл. 1 как коды, получившиеся в результате искажения одного бита какого-либо кода из состава 24 действитезьных, то получим следующие результаты: для 24 кодовых комбинаций (фиг. 5з) можно указать единственно подозреваемый искаженный бит; для 16 кодовых комбинаций (фиг. 5ж,и) можно указать три одновременно подозреваемых искаженных бита. Таким образом, только для 24 недействительных кодовых комбинаций может быть произведена коррекция одиночной ошибки, B табл. 1 эти 24 кода имеют порядковые номера: 9, 11, 3, 14, 8, 19, 20, 22, 25, 26, 27, 30, 35, 38, 39, 40, 43, 45, 46, 47, 51, 52, 54, 56.

Для них в графе Х указан порядковый номер того того действительного кода, искажение бита которого (отмечено звездочкой) приводит к данному недействительному коду.

Что исказится может только этот, бит видно на примере фиг. 5з, так как поворотом только вектора АЗ можно получить действительную кодовую комбинацию (позиция на фиг. 5з соответствует коду 9 — — 001000).

В табл. 1 код 3 является недействительным, и в графе Х указаны порядковые номера !. 4, 7 трех действительных кодов, в которых ошибка в битах илп А5, или А6, или А4 соответственно приведет к коду 3. Таблица1

1 О 0

1 О 0

1 О О

1 О О

1 0 О

1 О О

1 О О

1 О 0 0 0 О 0 А 33

2 G 0 О О О 1 А 34

3 О О О О 1 01,4 7:-5

4 О 0 0 О 1 1 А 36

5 0 0 О 1 О 0 А 37

6 0 О О 1 О 1

7 0 О 0 1 1 О А 39

О 0 0 H

О 0 1 В

О 1+ О 33

0 1 1

1 0 О

1" О 1 34

1 1 0 7!

3!2584

Продолжение табл. 1

Л АЗ А4 А5 Aá X Код А1 А2 AÇ А4 А5 Аб, 1

Код I A1 L

1 А 40 1 0 0

8 0 0 0 1 1

1 1 1 8

0 0 0

9 0 0 1 0 0 0 1 41 1

iG 0 0 1 0 0 1 42 1

1I 0 0 1 0 1 0" 12 43 1

0 1

0 1 0 0 1

0 1 0 44

12 0 0 1 0 1

1 D ч4 1

13 0 0 1 1 0 0 5 45 1

14 0 0 I 1 0 1 16 46

42

1" 0 G 1 1 1

0 47 1

1 D 48 1

16 0 0 1 1 1!

7 G 1 0 0 0 0 49 1

I8 0 1 0 0 0 1 2 50 1

19 0 1 0 0 1 0 23 51 1

20 0 1 0 0 1 1 4 52 1

27 0 1 0 1 0 0 С 53 1

22 0 1 0 1 0 1 21 54 1

23 0 1 0 1 1 0 С 55 1

1 0 0 0 0

1 0 0 0 1

0 1 0 49

1 0

1 0 0 1 60

1 0 1 0 0 С

1 0 1 53

1 0

1 0 1 1 0

24 0 1 0 1 1 1

0 1 1 1 64

56 1

25 0 1 1 0 0 0 57 57 1

26 0 1 1 0 0 1 58 58 1

27 0 1 1 0 1 0 31 59 1

1 0 0 0

0 0 1

0 1 0

0 1 1

28 0 1 7 0 1 1

29 0 1 1 1 0 0

60 1

61 1

7 0 0 С

1 0 1

30 0 1 1 1 0 1 32 62 1

31 0 1 1 1 1

32 0 1 1 1

0 С 63 1

1 D 64 1

1 1 0 С

1 1 1 7>

Эти 24 кода выписаны со своими порядковыми номерами из табл. и расположены в табл. 2 в порядке последовательности корректировки «!» и «О» битов Л вЂ” А6 кола алгоритма замегцени, характер коррекции указывается в графе К, Таким образом, выявлена возможность построения корректора одиночной ошибки лля 24 кодовых комбинаций, т.с. в 60% случаев искгиочастся необходимость деградации (:03V, ввиду олиночных оп1ибок накопителя кодов алгоритма замсщсния.

0 1

0 1

0 1

0 1

0 1

0 1

0 1 1

1 0 0

1 0 1

1 1

1 1 1

1312584

Та 6.ница 2

Т

А2 АЗ А4 А5 Лб

Код А1

25 О 1 1 О О О

26 0 1 1 О О 1

A1 — — . 1

1 О

1 1

А1 — О

45 1 О 1 1 О О

А2 — + 1

1 0

18 О 1 О О О 1

А2 — 3 0

52 1 1 О О 1 1

АЗ вЂ” + 1

1 1

9 0 О 1 О О О

13 О О 1 1 О О

19 О 1 0 О 1 О

27 О 1 1 О 1 О

38 1 0 О 1 0 1

46 1 0 1 1 0 1

АЗ вЂ” +О

А4 — э- 1

А4 — >- 0

О 1

О 1

A5 —;- ) 35 1 О О О 1 О

51 1 1 О О 1 О

11 0 0 1 0 1 О

43 1 О 1 О 1 0

A5 — - О

А6 — 3» 1

О 1

О 1

А6 — — 0

39 1 О О 1

40 1 О О 1

47 1 О 1 1

20 0 1 О О

56 1 1 О 1

14 О 0 1 1

30 О 1 1 1

22 0 1 О 1

54 1 1 О 1

Из табл. 2 видно, что для каждой коррекции можно отбросить анализ одного бита, т.е. анализируются пять битов. Так, например

Л1 корректируется (устанавливается в состояннс 1()I ни ской «1;>) по признакам Л1= О, Л2= >, Л3= 1, Л-1= О, Л5= О.

Таким образом, прн коррекция отбрасываются:

13! 2581

Форлгула изобретения

18 в У ..! --1

I (11

l (2 ((8(О а) Аб при Al — 1, А!-О; б) А5 при А2 — «1, А2 — «О; в) А4 при A3 — « l, АЗ вЂ” 0; г) А3 при А4 — «1, А4 — «О; д) А2 при А5- 1, А5 — «О; е) Al при Аб- 1, Аб — «О.

Использование корректора одиночных ошибок в блоке алгоритма замещения СОЗУ позволит на 60ОО уменьшить количество исключений (деградация СОЗУ) неисправных адресов накопителя кодов алгоритма замещения.

1. Сверхоперативное запоминающее усгройство, содержащее блок памяти данных, входы данных и выходы которого являются соответственно информационными входами и выходами устройства, блок памяти индексов, входы данных которого являются индексными входами устройства и подклю- 20 чены к первым входам блока сравнения, второй вход которого подключен к выхо Lv блока памяти индексов, адресные входы блока памяти данных являются адресными входами устройства и подключены к адресным входам блока памяти индексов и блока памяти кодов замещения, входь1 даннь1х которого подключены к выходу блока преобразования кодов, первый вход которого 110;Lключен к выходу регистра и к первому vêоду блока управления, второй вхо i котop01 д0 подключен к выходу блока сравнения., вход данных регистра подключсll к выходу 6.10к11 памяти кодов замещения и к первому вхоLi; блока кон гроля, первый выход блока управления 1годключен к входу задания режима блока памяти данных, блока памяти индексов, блока памяти кодов замещения H к второму входу блока преобразования кодов, второй выход блока управления подключен к тактовому входу регистра, третий выход блока управления подключен к входу стробирования блока контроля, четвертый выход блока управления является выходом сигнала сопровождения данных устройства, от,ги(гаюигееея тем, что, с целью повышения наLcmIIocI устройства, оно содеожит корректор одиночной ошибки, вход данных и вход сигнала разрешения которого подключены соответственно к выходу регистра и к выходу блока контроля, управляющий выхо i

Y0ððcêT0p3 одиночной ошибки подк.,ючеl" к входу начальной установки блока контроля, выходы данных орректора одиночной оз1ибки 110. \кл10чены к Входам "становки pci ис1ра.

2. Устройство Ilo и. 1, отличаюи1ееся тем, ITo корректор очиночной ошибки содержиз э Ic lclnь: И и элемент И;1И, выход которого является управляющим выходом корректора оди;1очной ошибки, входы элементов 11 являются входом разрсшсния корректора одиночной ошибки, входы элементов И являю! сн Вход11м и 13 н и ь1х к01111е(ктОР3 0;LH IIOчII0H ошибки, выхо,ibi эглементов И II0. 1ключены к 1зходах1 элемента ИЛИ и являк>тся выходами дан:1ых корректора о.1иноч11ОЙ ОШИОКИ.

131258

57

Я

И

Ю!

31258 ,47

Составитсль (. Шусгенко

Рсд tt !!)p В. Пстраьн Те.,рсд И. Всрсс Кор1я кгt);) М. 111арошн

Заказ 1с41,48 Тираж 573 I1одннсшн

ВНИИПИ Государственного комитс-,à C(:CI по делам изобретении н о крыл ни

113035, Москвы, )K — 35, Раугнская наб., д. 4, 5

Производственно-поаиграфичсскос нрсдприятне, г. Ужгород. ул. Проектная. 4