Устройство для контроля цифровых блоков

Устройство для контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

Изобретение отиосится к области автоматики и вычислительной техники и м. б. использовано для контроля цифровых узлов и блоков. Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля цифровых блоков с импульсно-потенциальными входными воздействиями . Устройство содержит генератор тестов , два коммутатора, блок сравнения, два блока памяти, буферный регистр, блок -управления , группу регистров сдвига, блок заданий условий перехода к следующему микротесту. В зависимости от типа контролируемого цифрового блока генератор тестов вводит в два блока памяти коды об импульсных и потенциальных воздействиях. В регистрах сдвига происходит непосредственное временное формирование импульсных воздействий . Отклик сравнивается с эталоном, хранящие в блоке, где записываются потенциальные воздействия. 1 з. п. ф-лы, 4 ил. S СО ОО 4 4

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4035069/24-24 (22) 12.03.86 (46) 30.05.87. Бюл. № 20 (72) В. В. Белов, М. В. Тришков, Е. О. Федулов и А. И. Шмельков (53) 682.3 (088.8) (56) Авторское свидетельство СССР № 516039, кл. G 06 F 11/26, 1974.

Авторское свидетельство СССР № 1075265, кл. G 06 F 11/26, !982. (54) УСТРО1 1СТВО ДЛЯ КОНТРОЛЯ

ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к области автоматики и вычислительной техники и м. б. использовано для контроля цифровых узлов и блоков. Цель изобретения — расшире„„Я0„„1314344 А 1 ние функциональных возможностей за счет обеспечения контроля цифровых блоков с импульсно-потенциальным и входным и воздействиями. Устройство содержит генератор тестов, два коммутатора, блок сравнения, два блока памяти, буферный регистр, блок управления, группу регистров сдвига, блок заданий условий перехода к следующему микротесту. В зависимости от типа контролируемого цифрового блока генератор тестов вводит в два блока памяти коды об импульсных и потенциальных воздействиях. В регистрах сдвига происходит непосредственное временное формирование импульсных воздействий. Отклик сравнивается с эталоном, хранящие в блоке, где записываются потенциальные воздействия. 1 з. п. ф-лы, 4 ил.

1314344

Изобретение относится к электронной вычислительной технике и может быть использовано в аппаратуре автоматизированного контроля и диагностирования цифровых узлов.

Цель изобретения — расширение функциональных возможностей за счет обеспечения возможности контроля цифровых блоков с импульсно-потенциальными входными воздействиями.

На фиг. 1 показана схема предлагаемого устройства; на фиг. 2 — блок управления; на фиг. 3 — блок задания условий перехода к следующему микротесту; на фиг. 4 — схема включения группы регистров сдвига.

Устройство (фиг. 1) содержит генератор тестов, построенный на накопителе 1 информации и блоке 2 ввода, буферный регистр 3, блок 4 управления, блок 5 индикации, коммутатор 6, блоки 7 и 8 паМяти; коммутатор 9, блок 10 сравнения, группу регистров 11 сдвига, контролируемый цифровой блок 12.

Блок управления (фиг. 2) содержит дешифратор 13, элементы И 14 — 19, элементы ИЛИ 20 — 22, триггеры 23 — 25, счетчик 26 адреса, счетчик 27 длительности тестового набора, формирователи 28 и 29 одиночного импульса, генератор 30 импульса, блок 31 задания условий перехода к следующему микротесту, входы 32 — 35 блока управления, выходы 36--43 блока управления.

Блок задания условий перехода к следующему микротесту (фиг. 3) содержит блок 44 хранения кодов условий перехода к следующему микротесту, регистр 45, регистр 46 сдвига, мультиплексоры 47 — 49, адресные входы 50 блока, вход 51 сдвига, вход 52 синхронизации, выходы 53 — 55 блока.

Группа регистров сдвига (фиг. 4) содержит регистры 56 сдвига, информационные входы 57, вход 58 синхронизации, вход 59 сдвига, последовательные 60 и параллельные выходы 61 регистров сдвига группы.

Устройство работает следующим образом.

Программы контроля всех логических блоков, которые могут быть проконтролированы с использованием предлагаемого устройства, хранятся в накопителе 1 и имеют следующую структуру: код объекта контроля (номера программы), коды установки коммутаторов, элементарные тесты. Элементарные тесты реализуют элементарные проверки и представляют собой наборы эталонов и воздействий, сопровождаемых служебной информацией. Сигналы в воздействии делятся на потенциальные и импульсные. Потенциальные сигналы в течение элементарной проверки постоянны, а импульсные — изменяются.

Программа, реализующая алгоритм проверки, хранится в накопителе 1 и состо5

55 ит из следующих команд: «Начало проверки», «Загрузка», «Тестирование», «Опрос состояния». Таким образом, от накопителя 1 и блока 4 управления передается информация двух видов: управляющие данные (команды) и собственно данные (элементарные тесты) . Управляющие данные (команды), поступающие из накопителя 1, инициируют определенные действия устройства, а управляющие данные (слово состояния) устройства содержат информацию о его готовности к определенным действиям.

Необходимая для контроля некоторого блока программа вызывается по коду номера программы из накопителя 1 и вводится через блок 2 ввода в соответствующие блоки устройства. Процессом ввода программы управляет блок 4 управления непосредственно.

По команде «Начало проверки» блок 4 управления устанавливается в исходное состояние, требуемое для контроля. В регистр 3 заносятся коды установки коммутаторов. По команде «Загрузка» элементарные тесты записываются в блоки 7 и 8 памяти. По команде «Тестирование» блок 4 управления выбирает из памяти первый элементарный тест. Из блока 7 памяти выбирается часть воздействия, содержащая потенциальные сигналы, которая через коммутаторы 6 и 9 подается на входы блока 12 эталон, который поступает в блок 10 сравнения, служебная информация, которая используется блоком 4 управления для реализации конкретного алгоритма элементарной проверки. Из блока 8 памяти выбираются коды импульсных сигналов воздействия. Они подаются в сдвиговые регистры, которые по сигналу блока 4 управления формируют импульсные сигналы воздействия, поступающие на блок 12 через коммутаторы 6 и 9. Разделение элементарного теста обеспечивается тем, что блок 7 памяти разделен на зоны эталонов, воздей ствий и служебной информации.

Реакция блок 12 проходит через коммутатор 9 в блок 10 сравнения и по сигналу блока 4 управления фиксируется в нем и сравнивается с эталоном. В случае несовпадения блок 10 сравнения вырабатывает сигнал ошибки, передает его в блок 4 управления, который изменяет слово состояния, разрешает передачу реакции в блок 5 индикации и приостанавливает работу устройства.

В случае совпадения эталона с реакцией блок 4 управления выбирает из памяти следующий элементарный тест и т. д.

Когда выполнится последний тестовый набор, блок 4 управления изменяет слово состояния и останавливает работу устройства. Если тестирование закончено, и нет сигнала ошибки, то происходит занесение нового массива тестовой информации в блоки па1314344

Форму,га изобретения

55 мяти, либо проверка данного объекта контроля заканчивается. При наличии сигнала ошибки тестирование заканчивается. Блок 4 управления работает следующим образом.

Команды 33 из блока 2 ввода декодируются дешифратором 13. Командой «Начало проверки» обнуляется счетчик 26 адреса и триггеры 23 — 25. Триггер 24 разрешает прохождение синхросигналов задающего генератора 30 через элемент И 16 на счетчики 26 и 27 и элемент И 17. Прохождение синхросигналов через элемент И 17 запрещено триггером 23. Сигнал 36 записи в регистр 3 формируется элементом И 14 из сигнала 32 сопровождения данных из блока 2 ввода. Триггер 25 разрешает запись в группу регистров сдвига сигналом 41.

По команде «Загрузка» сигналом 32 сопровождения данных через элемент И 15 запускается формирователь 28 одиночного импульса, который формирует сигнал 37 записи в блоки 7 и 8 памяти. Запись производится по адресу, получаемому на выходе

38. Этим же сигналом содержимое счетчика 26 адреса увеличивается на единицу.

Командой «Тестирование» запускается формирователь 29 одиночного импульса. Своим сигналом он взводит блок 31, записывает код длительности выполнения микрокоманды в счетчике 27 и устанавливает триггер 23, который разрешает прохождение синхросигналов через элемент И 17. Подаваемый на блок 31 адрес микрокоманды и код длительности выполнения микрокоманды представляют собой служебную информацию поступающую из блока 7 памяти на вход 35.

В соответствии с выбранной микрокомандой блок 31 вырабатывает определенную последовательность сигналов, реализующих процесс тестирования, устанавливает триггер 25, который разрешает сдвиг 41 в регистрах по сигналу 43 с выхода задающего генератора, устанавливает счетчик

27 в режиме вычитания и запрещает прохождение синхросигналов через элемент

И 17. Когда содержимое счетчика 27 станет равно нулю, триггер 25 сбрасывается, сдвиг 41 в регистре 11 развертки прекращается, а блок 31 продолжает вырабатывать временную последовательность. Сигналом с выхода 42 блока 31 опрашивается блок 10 сравнения. В случае несравнения сигнал ошибки из блока 10 сравнения приходит на вход 34 и устанавливает триггер 24, который запирает элемент И !6 и выдает сигнал ошибки 40, поступающий в блок 5 индикации. В случае сравнения эталона и реакции триггер 24 сохраняет нулевое состояние, блок 31 вырабатывает сигнал, который уменьшает содержимое счетчика 26 адреса на единицу и через элемент ИЛИ 22 заносит код длительности следующей микрокоманды в счетчик 27 и взводит блок 31. Далее работа схемы повторяется. Когда содержимое счетчика адреса станет равным нулю, сбрасывается триггер

23, который запирает элемент И 17 и выдает сигнал о конце тестирования.

1. Устройство для контроля цифровых блоков, содержащее генератор тестов, первый и второй коммутаторы, блок сравнения, первый блок памяти, буферный регистр и блок управления, содержащий счетчик адреса, дешифратор, генератор импульсов, пять элементов И, два элемейта ИЛИ, причем разрядные выходы счетчика адреса соединены с адресными входами первого блока памяти, первая группа выходов первого коммутатора является группой выходов устройства для подключения к группе входов контролируемого цифрового блока, первая группа информационных входов первого коммутатора является группой входов устройства для подключения к группе выходов контролируемого цифрового блока, отличающееся тем, что, с целью расширения функциональных возможностей, за счет обеспечения возможности контроля цифровых блоков с импульсно-потенциальными входными воздействиями, устройство дополнительно содержит второй блок памяти, группу регистров сдвига, блок индикации, а блок управления содержит три триггера, два формирователя одиночного импульса, счетчик длительности тестового набора, шестой элемент И, третий элемент ИЛИ и блок задания условий перехода к следующему микротесту, причем группа выходов признака адреса вектора тестового набора генератора тестов соединена с группой информационных входов буферного регистра, группа выходов признака тестового слова, генератора тестов соединена с группами информационных входов первого и второго блоков памяти, группа выходов признака кода тестового набора генератора тестов соединена с группой информационных входов дешифратора, первая и вторая группы выходов буферного регистра соединены с группами управляющих входов первого и второго коммутаторов соответственно, группа выходов второго коммутатора соединена с второй группой информационных входов первого коммутатора, вторая группа выходов которого соединена с первой группой информационных входов блока сравнения, вторая группа информационных входов которого соединена с первой группой выходов первого блока памяти, вторая группа выходов которого соединена с первой группой информационных входов второго коммутатора, вторая группа информационных входов которого соединена с группой последовательных и параллельных выходов регистров сдвига группы, информационные входы которых соединены с выходами второго блока памяти, выход «Неравно» блока сравне1314344

50 ния соединен с информационным входом блока индикации, выход признака синхронизации генератора тестов соединен с первыми входами первого и второго элементов И, выход второго элемента И соединен с входом записи буферного регистра, выход третьего элемента И соединен с входом блокировки генератора тестов, выход четвертого элемента И соединен с синхровходом счетчика адреса, с входами синхронизации регистров сдвига группы, с первым входом пятого элемента И, с синхровходом счетчика длительности тестового набора, и с синхровходами первого и второго формирователей одиночного импульса, прямой выход первого триггера соединен с входами сдвига регистров сдвига группы и с вычитающим входом счетчика длительности тестового набора, разрядные выходы счетчика адреса соединены с адресными входами второго блока памяти, вход запись/считывания которого соединен с выходом первого формирователя одиночного импульса, с входом запись/считывание первого блока памяти и с суммирующим входом счетчика адреса, третья группа выходов первого блока памяти соединена с группой информационных входов счетчика длительности тестового набора, выход переноса которого соединен с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго триггера, инверсный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с первым выходом дешифратора и первым входом шестого элемента И, выход которого соединен с входом разрешения блока индикации, вход синхронизации блока сравнения соединен с первым выходом блока заданий перехода к следующему микротесту, выход «Равно» блока сравнения соединен с единичным входом третьего триггера, инверсный выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, второй выход дешифратора соединен с вторым входом второго элемента И, с входом сброса счетчика адреса, с входом сброса третьего триггера, с вторым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом переноса счетчика адреса, выход первого элемента ИЛИ соединен с входом сброса первого триггера, инверсный выход которого соединен с вторым входом пятого элемента И, выход которого соединен с входом синхронизации блока задания условий перехода к следующему микротесту, группа входов задания начальных условий которого соединена с четвертой группой выходов первого блока памяти, выход третьего элемента ИЛИ соединен с входом задания логического условия блока заданий условий перехода к следующему микротесту и с входом разрешения счетчика длительности тестового набора, второй выход блока задания условий перехода к следующему микротесту соединен с единичным входом первог.o триггера, третий выход блока задания условий перехода к следующему микротесту соединен с первым входом третьего элемента ИЛИ, с вычитающим входом счетчика адреса, выход второго формирователя одиночного импульса соединен с вторым входом третьего элемента ИЛИ, и с единичным входом второго триггера, прямой выход которого соединен с третьим входом пятого элемента И, третий выход дешифратора соединен с входом разрешения второго формирователя одиночного импульса, четвертый выход дешифратора соединен с вторым входом первого элемента И, выход которого соединен с входом разрешения первого формирователя одиночного импульса, прямой выход третьего триггера соединен с вторым входом пятого элемента И.

2. Устройство по п. 1, отличающееся тем, что блок задания условий перехода к следующему микротесту содержит блок хранения кодов условий перехода к следующему микротесту, регистр, регистр сдвига, и три мультиплексора, причем синхровход блока соединен с синхровходом регистра сдвига, выходы которого соединены с информационными входами первого, второго и третьего мультиплексоров, выходы которых соединены с первым, вторым и третьим выходами блока соответственно, первая, вторая и третья группы выходов регистра соединены с адресными входами первого, второго и третьего мультиплексоров соответственно, информационные входы регистра соединены с выходами блока хранения кодов условий перехода к следующему микротесту, группа адресных входов которого соединена с группой входов задания начальных условий блока, вход задания логического условия которого соединен с входом разрешения регистра и входом сдвига регистра сдвига, информационный вход которого подключен к шине положительного потенциала блока.

1314344 (Риг йт!О

0m 7

1314344

51

52

Om8 57 фиг. Ф

Составитель А. Сиротская

Редактор Ю. Середа Техред И. Верес Корректор T. Колб

Заказ 2007/50 Тираж 673 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4