Логический процессор

Логический процессор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано для машинной реализации алгоритмов обработки нечетной информации. Целью изобретения является расширение функциональных возможностей процессора за счет обеспечения возможности реализации им алгоритмов класса состояние объекта - промежуточная переменная - решение. С этой целью процессор содержит счетчик 2 промежуточных параметров два демультиплексора 22,.23, группы эле- (Л со СП СО со СП

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU,, 1315995 А1 (511 4 С Об F 15!20 °

ОПИСАНИЕ ИЗОБРЕТЕНИЯ.

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4017142/24-24 (22) 05,02.86 (46) 07.06.87. Бюл. - 21 (72) А.Г.Алексенко, В.В.Колесников, M.Ñ.Êóïðèÿíîâ, М.Г.Пантелеев и В.А.Филин (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 843592, кл. G 06 F 1 5/20, 1981.

Балашов E.Ï. и др. 11ногофункциональные вычислительные структуры.

M.: Советское радио, 1978, с. 218.

Авторское свидетельство СССР

М 1108450, кл. С 06 F 15/20, 1984. (54) ЛОГИЧЕСКИЙ ПРОЦЕССОР (57) Изобретение относится к области цифровой вычислительной техники и может быть использовано для машинной реализации алгоритмов обработки нечетной информации. Целью изобретения является расширение функциональных возможностей процессора за счет обеспечения возможности реализации им алгоритмов класса состояние объекта— промежуточная переменная - решение.

С этой целью процессор содержит счет- чик 21 промежуточных параметров два демультиплексора 22, .23, группы эле- третий мультиплексор 32, и управляемый триггер 33. 8 ил, 3 табл.

1315995 ментов И 24-27, группы элементов ИЛИ

28, 29, группу элементов HE 30, блок

31 сравнения нечетных параметров.

Изобретение относится к цифровой вычислительной технике и может быть использовано для машинной реализации алгоритмов обработки нечеткой информации.

Цель изобретения — расширение функциональных возможностей процессора за счет обеспечения возможности реализации им алгоритмов класса состояние объекта — промежуточная переменная — решение.

На фиг.! представлена функциональная схема логического процессора; на фиг.2 — функциональная схема блока управления; на фиг.3 — функциональная схема блока сравнения нечетких параметров; на фиг.4 — пример реализации логической схемы сравнения; на фиг.5 — функциональная схема операционного блока: на фиг.6 - функциональная схема управляемого триггера; на фиг.7 — блок-схема алгоритма функционирования блока управления;

1 на фиг,8 — временная диаграмма работы блока управления .

Логический процессор (фиг.l) содержит. два мультиплексора 1 и 2, счетчик 3 входных параметров, регистр

4 входных параметров, два блока 5 и 6 памяти, три регистра 7-9 числа, логическую схему 10 сравнения, регистр 11 кода сравнения, буферный регистр 12, две группы элементов

ИЛИ 13 и 14, три группы элементов

И 15-17, операционный блок 18, регистр 19 вывода, блок 20 управления, счетчик 21 промежуточных параметров, два демультиплексора 22 и 23, четвертую, пятую, шестую и седьмую группы элементов И 24-27, третью и четвертую группы элементов ИЛИ 28 и 29, группу 30 элементов НЕ, блок 31 сравнения нечетких параметров, третий мультиплексор 32 и управляемый триггер 33.

Логический процессор имеет информационный вход 34, тактовый вход 35, 2

36 выход, пусковой вход 37. Блок 20 управления (фиг. 2) содержит счетчик

38, дешифратор 39, восемь элементов

ИЛИ 40-47, девять элементов И 48-56, два элемента HE 57 и 58 и триггер 59.

Блок 20 управления имеет тактовый вход 60, вход 61 признака наличия входных параметров, вход 62 признака наличия промежуточных параметров, пусковой вхоц 63 и с первого по пятнадцатый выходы 64-78.

Блок 31 сравнения нечетких параметров (фиг.3) содержит схемы 79 сравнения, элементы И первой 80 и второй 81 групп и элемент ИЛИ 82, Блок 31 имеет два входа 83 и 84 и выход 85.

Логическая схема 10 сравнения (фиг.4) может быть построена на осно20 ве известного устройства. Логическая схема 10 сравнения содержит коммута-, торы 85, сумматоры 87 по модулю два, элементы ИЛИ 88> элементы И 89, элементы НЕ 90 и имеет вход 91 и вы25 ход 92.

В качестве операционного блока

18 может быть использован известный операционный блок, который содержит (фиг.5) элементы НЕ 93, входные элементы ИЛИ 94, входные элементы И 95, выходные элементы ИЛИ 96 и выходные элементы И 97.

Операционный блок 18 имеет первый

35 98 и второй 99 информационные входы, управляющий вход 100 и выход 101.

Управляемый триггер 33 построен по традиционной схеме (фиг ° 6) и со40 держит триггер 102, элемент НЕ 103, два элемента И104 и)05 и два элемента ИЛИ 106 и 107. Управляемый триггер 33 имеет информационный вход 108, первый 109 и второй 110 управляющие

45 входы и выход Ill.

Логический процессор функционирует следующим образом.

1315995

Работа начинается по сигналу

"Пуск", поступающему на пусковой вход

37 процессора. При этом по тактовым сигналам, поступающим на тактовый вход 60 блока 20 управления, он начи- 5 нает вырабатывать последовательность управляющих сигналов, В исходном состоянии на всех выходах. блока 20 управления установлены пассивные уровни. 1О

Первый блок 5 памяти имеет страничную организацию, причем каждая страница соответствует единому входному параметру, а каждая ячейка— конкретному значению входного парамет 15 ра.

В первом такте по сигналу с первого выхода блока 20 управления, поступающему на установочный вход счетчика 3 входных параметров, этот счет-20 чик устанавливается в исходное состояние, соответствующее первому анализируемому параметру. Работа счетчика 3 иллюстрируется табл,1 истинности.

На информационные входы счетчика подается постоянный код, равный числу И входных параметров, Табл. 1 описывает функционирование счетчика 21 промежуточных параметров.

Информация с выхода счетчика 3 входных параметров поступает на первый адресный вход первого блока 5 памяти, выбирая страницу, а также на управляющий вход первого мультиплек- 35 сора 1, разрешая прохождение на вход регистра 4 входных параметров значения соответствующего параметра ° В этом же такте по сигналу с десятого выхода блока 20 управления осущест-. 40 вляется занесение текущего значения параметра на регистр 4 входных параметров.

Во втором такте по сигналу с третьего выхода блока 20 управления, поступающему на вход чтения первого блока 5 памяти и синхровход первого регистра 7 числа, осуществляется счи-„ тывание информации из первого блока

5 памяти на первый регистр 7 числа, Считанная информация представляет собой кечеткое множество — вектор степеней принадлежности входного значения к лингвистическим терм-значениям входной переменной. Элементы этого вектора сравниваются между собой логической схемой 10 сравнения, которая выявляет максимальный из них.

На выход логической схемы 10 сравнения выдается унитарный код, единица которого соответствует максимальному элементу нечеткого множества В этом же такте по сигналу с одиннадцатого выхода блока 20 управления код с вы хода логической схемы 10 сравнения загружается на регистр 11 кода сравнения °

В третьем такте по сигналу с второго выхода блока 20 управления осуществляется вычет единицы из содержимого счетчика 3 входных параметров, что означает переход к следующему параметру. При этом содержимое счетчика 3 адресует следующую страницу первого блока 5 памяти и подключает к входу регистра 4 следующий вход первого мультиплексора 1, на который подается значение соответствующего входного параметра. По сигналу на десятом выходе блока 20 управления это значение заносится на регистр 4 входных параметров.

В четвертом такте по сигналу с третьего выхода блока 20 управления осуществляется считывание соответствующего нечеткого вектора из первого блока 5 памяти на первый регистр 7 числа.

В пятом такте блок 20 управления выдает следующие сигналы: сигнал на пятом выходе, поступающий ка управляющий вход операционного блока 18; сигнал на шестом выходе, поступающий на вторые выходы первой 15 и второй 16 групп элементов И; сигнал на седьмом выходе, поступающий на второй вход. третьей группы элементов И 17. При этом информация с выхода первого регистра 7 числа через первую группу элементов И 15 и первую группу элементов ИЛИ 13 поступает на первый вход операционного блока 18. На второй вход операционного блока 18 через вторую группу элементов И 16 и третью группу элементов ИЛИ 28 поступает информация с выхода буферного регистра 12. Слова в первом регистре 7 числа и буферном регистре 12 имеют одинаковый формат и разбиты на N полей, каждое из которых содержит код степени принадлежности входного значения нечеткому множеству. Операционный блок 18 реализует попарное сравнение содержимого полей, поданных на его входы, и выдает единицу на соответствующий выход в случае, когда значе1315995 ние на первом входе строго меньше, форматам слов в первом регистре 7 чем на втором, N-разрядный код срав- числа и буферном регистре 12. нения с выхода операционного блока

18 через вторую группу элементов ИЛИ

14 и третью группу элементов И 17 по- 5 ступает на синхровход буферного регистра 12. При этом каждый разряд

N-разрядного синхровхода буферного регистра 12 управляет приемом информации в соответствующее поле, таким образом, поля буферного регистра 12 синхронизируются раздельно, так как информационный вход буферного регистра 12 подключен к выходу первого регистра 7 числа, то в результате на буферный регистр 12 поступают минимальные значения содержимого соответствующих полей первого регистра 7 числа и буферного регистра 12. Причем перед запуском процессора в работу буферный регистр 12 должен быть запол- параметров, передается через второи нен единицами. B этом же такте по мультиплексор 2 на информационный сигналу с шестого выхода блока 20 вход первого демультиплексора 22. управления счетчик 21 промежуточных параметров устанавливается s начальное состояние. демультиплек сором 22, заключается в следующем. Информация, хранящаяся на буферном регистре 12, представляет собой вектор степени принадлежности входного параметра к различным промежуточным параметрам. Второй мультиплексор 2, управляемый счетчиком 21 промежуточных параметров, выделяет элемент вектора (поле буферного регистра 12), соответствующий обрабатываемому в данном цикле промежуточному параметру. Значение промежуточного параметра является в общем случае нечетким, т.е.представляет собой нечеткое подмножество некоторого мноВ этом же такте по сигналу с четвертого выхода блока 20 управления, поступающему на вход чтения второго блока 6 памяти и синхровход второго регистра 8 числа, осуществляется считывание значения промежуточного параметра из второго блока 6 памяти на второй регистр 8 числа. Это значение является в общем случае нечетким, т. е, представляет собой вектор степени принадлежности параметра к различным классам. Формат слова во втором регистре 8 числа аналогичен жества классов. Класс, в котором может получить приращение промежуточный параметр, определяется содержимым регистра 11 кода сравнения. Этот регистр управляет прохождением значе» ния на соответствующий этому классу выход первого демультиплексора 22.

С выхода первого демультиплексора 22

В шестом такте по сигналу с тринадцатого выхода блока 20 управления, поступающему на первый управляющий вход управляемого триггера 33, осуществляется его установка. При этом на информационный вход триггера 33 через третий мультиплексор 32 поступает содержимое разряда регистра 19 вывода, номер которого определяется содержимым счетчика 21 промежуточных параметров. Первый управляющий вход управляемого триггера 33 является входом занесения, поэтому триггер 33 устанавливается в соответствии со значением, поданным на его информационный вход. Функционирование управляемого триггера 33. описывается табл.2 (Х вЂ” безразличное состояние).

В седьмом такте блок 20 управления формирует сигнал на пятом выходе, поступающий на управляющий вход операционного блока 18, а также сигнал на двенадцатом выходе, поступающий на вторые входы четвертой 24 и шестой 26 групп элементов И и синхровход третьего регистра 9 числа. При этом процессор реализует следующие действия . Содержимое второго регистра 8 числа поступает на первый вход седьмой группы элементов И 27, а также через шестую группу элементов

И 26.и первую группу элементов ИЛИ

13 поступает на первый вход операционного блока 18. Содержимое поля буферного регистра 12, определяемое

20.состоянием счетчика 21 промежуточных

Первый демультиплексор 22 пропускает .информацию с входа на один из своих выходов в соответствии с кодом на регистре 11 кода сравнения. На остальных выходах демультиплексора 22 устанавливаются нулевые значения. Функционирование первого демультиплексора 22 описывается табл,3 истинности (Х вЂ” информация на входе демультиплек сора).

Смысл преобразования, реализуемого вторым мультиплексором 2 и первым

7 эта информация поступает на первый вход пятой группы элементов И 25, а также через четвертую группу элементов И 24 и третьею группу элементов

ИЛИ 28 на второй вход операционного блока 18. Таким образом, операционный блок 18 реализует-г. данном алу— чае поэлементное сравнение полей кодов на втором регистре 8 числа и на выходе первого демультиплексора 22.

Код сравнения с выхода операционного блока 18 поступает на второй вход пятой группы элементов И 25 и через группу элементов HE 30 на второй вход седьмой группы элементов И 27. Пятая

25 и седьмая 27 группы элементов И разбиты на подгруппы (фиг.10) каждая из которых соответствует одному полю информационного слова. При этом вторые входы элементов И одной подгруппы объединены между собой и подключены к соответствующему разряду второго входа группы элементов И, так как на выходе первого демультиплексора 22 ненулевая информация

1 присутствует только в единственном поле, то все подгруппы пятой группы элементов И 25, соответствующие другим полям, блокируются нулевыми сигналами с выхода демультиплексора 22. По условию функционирования операционного блока 18 на всех его выходах, соответствующих этим полям, устанавливаются нулевые сигналы (вход 1 Ь вход 2). Эти сигналы через группу элементов HE 30 единичным значениям подаются на вторые входы соответствующих подгрупп седьмой группы элементов И 27. Таким образом, на входы этих полей третьего регистра 9 числа через седьмую группу элементов И 27 и четвертую группу элементов ИЛИ 29 поступает информация из соответствующих полей второго регистра 8 числа. Для поля, выделенного содержимьм регистра 11 кода сравнения, на выходе первого демультиплексора 22 осуществляется сравнение его содержимого с содержимым соответствунпцего поля второго регист ,ра 8 числа. На соответствующем выходе операционного блока 18 в зависимости от результата сравнения устанавливается значение, пропускающее на вход заданного поля третьего регистра 9 числа информацию либо с выхода первого демультиплексора 22 через пятую группу элементов И 25 и

15995 8 четвертую группу элементов ИЛИ 29, либо с выхода второго регистра 8 числа через седьмую группу элементов И 27 и четвертую группу элементов Klm 29. Это значение является большим из сравниваемых. По сигналу с двенадцатого выхода блока 20 управ. ления осуществляется занесение информации на третий регистр 9 числа.

10 Таким образом, в третьем регистре 9 числа формируется нечеткое значение промежуточного параметра, скорректированное с учетом вновь поступающего значения входного параметра.

В восьмом такте по сигналу с пятнадцатого выхода блока 20 управления сформированное на третьем регистре

9 числа значение записывается во вто рой блок 6 памяти.

20 В девятом такте по сигналу с четырнадцатого выхода блока 20 управления, поступающему на второй управляющий вход триггера 33, осуществляется инверсия его состояния (табл,2

25 инстинности триггера 33). В этом же такте по сигналу с четвертого выхода блока 20 управления осуществляется считывание нечеткого значения промежуточного параметра из второго блока 6 памяти на второй регистр 8 числа.

В десятом такте в блоке 31 сравнения нечетких параметров происходит сравнение нечетких значений параметров, записанных на втором 8 и третьем 9 регистрах числа. Сравнение нечетких значений может быть реализовано следующим образом. Считается, 4 что классы, составляющие базовое множество нечеткого параметра, упорядочены. Сравниваются степени принадлеж« ности параметра высшим классам, В случае неравенства результат их срав 5 кения считается результатом сравнения нечетких значений. Если степени при-: надлежности сравниваемых нечетких множеств равны, то сравниваются принадлежности к следующему по порядку

50 классу и т,д, На выходе блока 31 сравнения нечетких параметров устанавливается единичное значение, если значение нечеткого параметра на втором входе больше, чем на первом. Резуль55 тат сравнения с выхода блока 31 сравнения нечетких параметров через второй демультиплексор 23 поступает на регистр 19 вывода. Демультиплексор

23 управляется кодом на счетчике 21

1315995

10 ройство позволяет существенно сократить время реализации алгоритмов.

Для значений N=2, M=8, Р=6, где

N — число входных параметров, M —число промежуточных параметров, P— число частотных классов, получены следующие времена реализации алгоритма. Для базового объекта

1400 мкс, для предлагаемого устройст10 ва ts = 90 мкс.

Таким образом, быстродействие повышается в 15 раз.

Формула промежуточных параметров и обеспечивает выдачу результата сравнения на соответствующий разряд регистра 19 вывода. При этом на остальных выходах демультиплексора 23 устанавливаются нулевые значения. По сигналу с восьмого выхода блока 20 управления осуществляется прием информации на регистр 19 вывода. Регистр 19 вывода реализован на Т-триггерах, вследствие чего единичный сигнал на выходе блока 31 сравнения нечетких параметров обеспечивает инверсию соответствующего разряда регистра 19 вывода, В этом же такте по сигналу с восьмого выхода блока 20 управления осуществляется вычитание единицы из содержимого счетчика 21 промежуточных параметров. Состояния счетчика 21 промежуточных параметров и счетчика 3 входных параметров анализируется блоком 20 управления. Если содержимое счетчика 21 промежуточных параметров не равно нулю, то осуществляется переход к шестому такту с последующей коррекцией следующего промежуточного параметра и выдачей соответствующего решения. При равенстве содержимого счетчика 21 промежуточных параметров нулю осуществляется переход к одиннадцатому такту.

В одиннадцатом такте по сигналам с седьмого и девятого выходов блока

20 управления на синхровход буферно " го регистра 12 подаются единичные значения, вследствие чего на данный регистр заносится информация с первого регистра 7 числа. В этом же такте анализируется состояние счетчика 3 входных параметров. Если его содержимое не равно нулю, то осуществляется переход к третьему такту для ввода и обработки следующего входного параметра, При равенстве. содержимого счетчика 3 входных параметров нулю цикл работы процессора заканчивается и блок 20 управления переходит в исходное состояние ожидания пускового сигнала. На регистре 19 вывода сформировано выходное решение.

Предлагаемое устройство представляет собой специализированный процессор. В качестве базового варианта может быть рассмотрена серийная микро3ВМ "Электроника-60". По сравнению с базовым объектом предлагаемое уст"

55 изобретения

1;Логический процессор, содержащий два мультиплексора, счетчик входных параметров, регистр входных параметров, два блока памяти, три регистра числа, логическую схему сравнения, регистр кода сравнения, буферный регистр, две группы элементов ИЛИ, три группы элементов И, операционный блок, регистр вывода и блок управления, причем информационный вход процессора соединен с информационным входом первого мультиплексора, выход которого подключен к информационному входу регистра входных параметров, выход которого подключен к первому адресному входу первого блока памяти, выход которого подключен к информационному входу первого регистра числа, выходы которого подключены к первым входам элементов И первой группы, выходы которых подключены к первым sxopам элементов ИЛИ первой группы, выход логической схемы сравнения подключен к информационному входу регистра кода сравнения, выходы операционного блока подключены к первым входам элементов ИЛИ второй группы, выходы которых подключены к первым входам элементов И второй группы, выходы которых подключены к синхровходам буферного регистра, выходы которого подключены к первым входам элементов

И третьей группы, выход второго блока памяти подключен к информационному входу второго регистра числа, тактовый вход процессора соединен с тактовым входом блока управления, первый и второй выходы которого подключены соответственно к установочному и счетному входам счетчика входных параметров, выход которого подключен к второму адресному входу первого блока памяти,, к адресному входу пер1315995

12 вого мультиплексора и входу признака наличия входных параметров блока управления, третий выход которого подключен к входу чтения первого блока памяти и синхровходу первого регистра числа, четвертый выход блока управления подключен к входу чтеиия второго блока памяти и синхровходу второго регистра числа, пятый, шестой, седьмой, восьмой и девятый выходы блока управления подключены соответственно к управляющему входу операционного блока, вторым входам элементов И, второй группы элементов

И, вторьи входам третьей группы, синхровходу регистра вывода и вторым входам элементов ИЛИ второй группы, выход регистра вывода подключен к выходу процессора, о т л и ч а ю— шийся тем, что, с целью расширения функциональных возможностей процессора за счет обеспечения возможности реализации им алгоритмов класса состояние объекта — промежуточная переменная — решение, в него введе1 ны счетчик промежуточных параметров, два демультиплексора, с четвертой по седьмую группы элементов И, третья и четвертая группы элемен ов

ИЛИ, группа элементов НЕ, блок сравнения нечетких параметров, третий мультиплексор и триггер, причем выход первого регистра числа подключен к входу логической схемы сравнения и информационному входу буферного регистра, выход которого подключен к информационному входу второго мультиплексора, выход которого подключен к информационному входу первого демультиплексора, адресный вход которого подключен к выходу регистра кода сравнения, выход первого демульти плексора подключен к первым входам элементов И четвертой и пятой групп, выходы элементов И четвертой группы подключены к вторым входам элементов

ИЛИ третьей группы, первые входы и выходы которых подключены соответственно к выходам элементов И второй группы и вторым информационным входам операционного блока, выход счетчика промежуточных параметров подключен к адресному входу второго мультиплексора и первому адресному входу второго блока памяти, выход которого подключен к информационному входу второго регистра числа, выходы которого подключены к первым входам блока сравнения нечетких параметров и элементов И шестой и седьмой групп, и выходы элементов И шестой группы подключены к вторым входам элементов

ИЛИ первой группы, выходы которых подключены к первым информационным входам операционного блока, выходы которого подключены к вторым входам элементов И пятой .группы и через группу элементов НŠ— к вторым входам элементов И седьмой группы, вы-, ходы элементов И пятой и седьмой групп подключены соответственно к первым и вторым входам элементов ИЛИ четвертой группы, выходы которой подключены к информационным входам третьего регистра числа, выход которого подключен к информационному входу ,второго блока памяти и второму входу блока сравнения нечетких параметров, выход которого подключен к информационному входу третьего мультиплексо-ра; выход которого пОдключен к информационному входу триггера, выход ко25 торого подключен к второму адресному входу второго блока памяти, адресные входы второго демультиплексора и третьего мультиплексора подключены к выходу счетчика промежуточных пара55

50 метров, установочный вход которого подключен к вторым входам элементов

И первой группы и шестому выходу блока управления, восьмой выход которого подключен к счетному входу счетчика промежуточных параметров, выход которого подключен к входу признака наличия промежуточных параметров блока управления, десятый и одиннадцатый выходы которого подключены к синхровходам соответственно регистра входных параметров и регистра кода сравнения, двенадцатый выход блока управления подключен к вторым входам элементов И четвертой и шестой групп и синхровходу третьего регистра числа, тринадцатый, четырнадцатый и пятнадцатый выходы блока управления подключены соответственно к первому и второму управляющим входам триггера и входу записи второго блока памяти, вход пуска блока управления является одноименным входом процессора.

2.Процессор по п.1, о т л и— ч а ю шийся тем, что блок управления содержит счетчик, дешифратор, восемь элементов ИЛИ, девять элементов И, два элемента НЕ и триггер, причем первый, второй, третий и чет13

1315995 вертый разряды информационного выхода счетчика подключены к соответствующим разрядам входа дешифратора, первый выход которого подключен к первому выходу блока управления, первому входу первого элемента ИЛИ, выход которого подключен к десятому выходу блока управления, второй выход дешифратора подключен к первому входу второго элемента ИЛИ и одиннадцатому выходу блока управления, третий выход дешифратора подключен к второму входу первого элемента ИЛИ и второму выходу блока управления, четвертый выход дешифратора подключен "к второму входу второго элемента ИЛИ, выход которого подключен к третьему выходу блока управления, пятый выход дешифратора подключен к шестому выходу блока управления, перному входу третьего элемента ИЛИ и второму входу четвертого элемента

ИЛИ, выход которого подключен к пято. му выходу блока управления., шестой выход дешифратора подключен к тринад цатому выходу блока управления, второму входу пятого элемента ИЛИ, выход которого подключен к четвертому выходу блока управления, седьмой выход дешифратора подключен к первому входу четвертого элемента ИЛИ и двенадцатому выходу блока управления, восьмой выход дешифратора подключен к пятнадцатому выходу блока управления, девятый выход дешифратора подключен к четырнадцатому выходу блока управления и первому входу пятого элемента ИЛИ, десятый выход дешифратора подключен к восьмому выходу блока управления и второму входу первого элемента И, одиннадцатый выход дешифратора подключен к девятому выходу блока управления, второму входу второго элемента И, второму входу третьего элемента И, второму входу третьего элемента ИЛИ, выход которого подключен к седьмому выходу блока управления, разряды входа признака наличия входных параметров блока управления подключены к соответ,ствующим входам шестого элемента

ИЛИ, а разряды входа признака наличия промежуточных параметров блока управления — к соответствующим входам седьмого элемента ИЛИ„ выход которого подключен к первому входу первого элемента И, выход шестого элемента ИЛИ подключен к первому

f0

20 го элемента И и первому входу шесто50

40 входу третьего элемента И, выход которого подключен к второму входу четвертого элемента И, выход первого элемента И подключен к первому входу восьмого элемента ИЛИ и второму входу пятого элемента И, выход которого подключен к третьему разряду информационного входа счетчика, выход второго элемента И подключен к второму входу шестого элемента И, второму входу восьмого элемента ИЛИ, выход которого подключен к второму входу седьмого элемента И и через элемент НŠ— к второму входу восьмогo .лемента И, выход которого подключен к счетному входу счетчика, второй разряд информационного входа счетчика подключен к шине единичного потенциала блока, первому входу пятого элемента И, выход которого подключен к первому разряду информационного входа счетчика, четвертый разряд информационного входа счетчика подключен к шине нулевого потенциала блока, выход четвертого элемента И подключен к входам установки в "О" счетчика и триггера, прямой вход которого подключен к первому входу девятого элемента И, тактовый вход блока управления подключен к второму входу девятого элемента И, выход которого подключен к первому входу четвертого элемента И, первому входу восьмого элемента И и первому входу седьмого элемента И, выход которого подключен к синхровходу счетчика, вход пуска блока управления подключен к установочному входу триггера.

3 Процессор по п.1, о т л и ч а юшийся тем, что блок сравнения нечетких параметров содержит и схем сравнения (где n — разрядность нечеткого вектора), i — 2 элементов И пер-, вой группы (i = 2, n) i — 1 элементов И второй группы, элемент HJIH причем разряды первого и второго блоков сравчения нечетких параметров подключены соответственно к первым и вторым входам соответствующих схем сравнения, первый выход первой схемы сравнения подключен к первому входу элемента ИЛИ, второй выход первой схемы сравнения подключен к вторым входам первых элементов И первой и второй групп, первый выход i-й схемы сравнения (i= 2,n) подключен к первому входу (i-1)-ro элемента И!

6 и второй групп, выход i-ro элемента

И второй группы подключен к (i+1)-му входу элемента ИЛИ, выход которого является выходом блока сравнения не5 четких параметров.

5995

131

Т а блица 1

Установочный Счетный Код на инфор- Выход вход (УС) вход (СЧ) мационном вхо- счетчика де счетчика

0

N-3

0

Та блица 2

Информационный вход ервый управ- Второй управяющнй вход ляющнй вход

0

0

Х

О, 0

Та блица 3

0...01

0...10

0 второй группы, второй выход i-й схемы сравнения (i= 2,п-1) подключен к первому входу (i-1)-ro элемента И первой группы, выход i-ro элемента

И первой группы подключен к вторым входам (i+1)-х элементов И первой

Состояние Состояние триггера в григгера момент в момент

+ 1

131 5995

1(3

Продолжение табл. 3

Х

74

7b

77

91

Qluz.4

fff

Tare

1 г

Э

Ijt б б

11 и

f9

Фиа 7

Составитель Н. Захаревич

Редактор О.Бугир Техред Н.Глущенко Корректор Т.Колб

Заказ.2365/52 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4