Устройство для формирования адресов процессора быстрого преобразования фурье

Устройство для формирования адресов процессора быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых процессорах обработки сигналов. Цель изобретения - расширение области применения за счет программирования алгоритма 181920 21 22 формиррвания адресов - достигается за счет того, что устройство для формирования адресов процессора быстрого преобразования Фурье содержит дешифратор 1, элементы НЕ 2,,...,2„, элементы И 3,,...,3,, 4, ,...,4, 5(,...,5, элементы ИЛИ 6, - 6, счетчик 7 адресов, регистры 8,,.,., п 10,,...,10, дешифраторы 11 ,,..., 1 I , коммутаторы 12, ...,12, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13, ,.,.,13, элементы НЕ 14, ,..., 14, элементы И 15,...,15, 16,, ..., 16, регистр 17, тактовые входы 18 - 21, входы 22 - 24 задания параметров , тактовые входы 25 и 26, вход 27 переноса сигнала, тактовый вход 28, информационный выход 29 и выход 30 переноса. 1 ил. (Л 72В 00 яяЛ. 01 со со 00 30

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (i9) SU (II) А3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4000574/24-24 (22) 30.12,85 (46) 07.06.87. Бюл.№ 21 (72) А.А.Мельник и И.Г.Цмоць (53) 681.32(088.8) (56) Авторское свидетельство СССР № 548863, кл. G 06 F 15/332, 1975.

Авторское свидетельство СССР

¹ 1084808, кл. G 06 F 15/332, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

АДРЕСОВ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых процессорах обработки сигналов. Цель изобретения — расширение области применения за счет программирования алгоритма

18 f9 20 21 22 23 (50 4 G 06 F 15/332 формирования адресов — достигается за счет того, что устройство для формирования адресов процессора быстрого преобразования Фурье содержит дешифратор 1, элементы НЕ 2,,...,2„, элементы И 3,,...,3„, 4,, °,4„, 5,,...,5„, элементы ИЛИ 6, — 6„, счетчик 7 адресов, регистры 81,..., 8„, 9<,...,9„, 10,,...,10„, дешифраторы 11,,...,11„, коммутаторы 12„, ...,12„, элементы ИСКЛОЧА10ЩЕЕ ИЛИ

13,,...,13 „, элементы НЕ 14,,..., 14,, элементы И 15,. ..,15„, 16,, 16„, регистр 17, тактовые входы

18 — 21, входы 22 — 24 задания параметров, тактовые входы 25 и 26, вход

27 переноса сигнала, тактовый вход

28, информационный выход 29 и выход

30 переноса. 1 ил.

Я. zr 2б 27 ZÂ

1315998

Изобретение относится к вычислительной технике и может быть использовано в цифровых процессорах обработки сигналов.

Цель изобретения — расширение области применения за счет программирования алгоритма формирования адресов.

На чертеже представлена функциональная схема устройства для формирования адресов.

Устройство содержит дешифратор

1., элементы НЕ 2<, 2,..., 2„ (где

n - разрядность счетчика адресов), элементы И 3,, 3,...,3„ 4,, 4 . ° .,- 4 „ и 5 „ 5 » .., 5„, элементы ресов, регистры 8,, 8,...; 8„, 9,, 9,...,9п и 10,, 10,..., 10<, дешифраторы 11,, 11,..., 11„, коммутаторы 12,,12, ° ...12 „, элементы

ИСКЛ10ЧА10ЩЕЕ ИЛИ 13 „, 13,...,13„., элементы НЕ 14<, 14, ..., 14„„ элементы И 15<, 15,..., 15<, 16„ и

16 ...,,16„, регистр 17, тактовые входы 18 — 21, входы 22 — 24 задания параметров, тактовые входы 25 и 26, вход 27 переноса сигнала, тактовый вход 28, информационный выход 29., выход 30 переноса.

Устройство работает следующим образом.

Порядок формирования адресов в устройстве задается информацией, записанной в регистрах 9<, 9,..., 9„ и 10<, 10,..., 10 . Код числа, записанного в регистре 9; (где

1,2, ;,n) задает порядковый номер разряда счетчика 7, информация с которого поступает на выход коммутатора 12„. При коде числа в регистре 9;, равном (j-1) (где j = 1,2, ...,п), на j -м выходе дешифратора

111 устанавливается единичный сигнал, который разрешает прохождение информации с j-го разряда счетчика 7 на выход-коммутатора 12,. В зависимости от содержимого первого разряда регистра 10; информация с коммутатора 12,, проходящая через элемент

ИСКЛОЧА10ЩЕЕ ИЛИ 13;, инвертируется (содержимое первого разряда регистра 10 — Лог. 1) или нет (содержимое

it первого разряда регистра 10, "J1or.0 ). Содержимое второго разряда регистра 10; управляет тристабильным выходом 1-го разряда регистра 17: разрешает вывод информации

2О

4S

55 (содержимое второго разряда регистра 10; — "Лог,О") или переводит выход этого разряда в состояние высокого сопротивления (содержимое второго разряда регистра 10 — "Лог.l")

Перед началом каждого нового порядка формирования адресов в устройстве необходимо установить режим передачи информации, режим программирования, произвести начальную установку счетчика 7, записать управ-. ляющую информацию в регистры 9,, 9,...,9„ и 10„, 10,..., 10д или произвести их установку.

Начальная установка счетчика 7 заключается в параллельной записи в него по положительному импульсу с тактового входа 25 информации с входа 24 или в сбросе в "О" по положительному импульсу с входа 26.

Запись управляющей информации в регистры 9„, 9,..., 9 „ и 10,, 10

10„ из регистров 8,, 8

8 „ производится по переднему фронту положительного импульса с тактового входа 19.

Установка информации в регистрах производится положительным импульсом с входа 18 ° При установке регистры

10,, 10,..., 10„ сбрасываются в

"О", а в i-м регистре 9, устанавливается число (<-1) ° Сигналом на тактовом входе 28 устанавливается режим передачи информации — асинхронный (на входе 28 "Лог.l") или синхронный (на входе 28 "Лог.О"). В асинхронном режиме передачи информация с выходов элемента ИСКЛ10ЧА10ЩЕЕ ИЛИ

13, проходит через элемент И 15<, поступает на вход установки в "1"

<-го разряда регистра 17, а также проходит через элемент НЕ 14 и

< элемент И 16;, затем поступает на вход установки в "О" i-го разряда регистра 17. Таким образом, в асинхронном режиме регистр 17 работает по установочным входам, т.е. является прозрачным. В синхронном режиме информация с выходов элементов ИСКЛ10ЧА10ЩЕЕ ИЛИ 13, записывается в регистр 17 по тактовому импульсу на

его синхровходе. Сигнал "Лог.l" на входе 21 устанавливает устройство в режим программирования нового порядка формирования адресов.

На входе 22 задается номер разряда выхода, на который необходимо

1315998 4

r а Ф о р и у л а и з о б р е т е и и я подать информацию с разряда счетчик

7, номер которого, способ его передачи (в прямом или инверсном коде), а также управление тристабильным выходом которого задается кодом на входе 23. Перед каждым тактовым импульсом, поступившим с тактового входа

20, в режиме программирования необходимо установить инфОрмацию на входах 22 и 23. Процесс формирования 10 адресов и процесс программирования нового порядка формирования адресов совмещены во времени. Максимальное количество тактов программирования определяется разностью адреса и

Рассмотрим работу устройства в синхронном режиме передачи адресов.

Перед первым тактовым импульсом число (1-1) с входа 22 поступает на . 20 вход дешифратора 1 и устанавливает его i-й выход в "1", что значит, что регистр 8; подготовлен к записи информации. По первому тактовому импульсу, поступившему с тактового входа 20, в регистр 17 записывается информация с выходов элементов ИСКЛОЧАИЩЕЕ ИЛИ 13, содержимое счетчика

7 увеличивается на единицу, а в регистр 8, записывается управляющая информация с входа 23. По второму и по следующим тактовым импульсам устройство работает аналогично.

Для отмены режима программирования на входе 21 необходимо установить 35 сигнал "JIor.0, который блокирует прохождение тактовых импульсов через элементы И 5. Работа устройства в асинхронном режиме передачи информации аналогична работе в синхронном 40 режиме передачи информации с той разницей, что регистр 17 является прозрачным, т.е ° не задерживает информацию на один такт. Наличие возможности инвертировать содержимое 45 счетчика обеспечивает работу устройства в режиме вычитания. Кроме того, устройство формирования адресов может использоваться как программируемый коммутатор, где на i-й разряд выхода 29 можно подать информацию с

j-го разряда входа 24. Наличие входа

27 и выхода 30 переноса, а также возможность перевода i-го разряда выхода 29 в третье состояние (состо- 55 яние высокого сопротивления) позволяют наращивать разрядность формирования адресов.

Устройство для формирования адресов процессора быстрого преобразования Фурье, содержащее счетчик адреса и и коммутаторов (n — разрядность адреса), причем выход j-го (j = 1,п) разряда счетчика адреса подключен к j-м информационным входам коммутаторов, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения за счет программирования алгоритма формирования адресов, в него введены дешифратор, пять групп элементов .И по и элементов в каждой, две группы элементов НЕ и и элементов в каждой, и входных регистров, и регистров номеров разрядов, и регистров управления, и дешифраторов разрядов, и элементов ИСКЛЮЧАНЗЩЕЕ ИЛИ, и элементов ИЛИ и выходной регистр, причем первый вход задания параметра устройства подключен к входу дешифратора, 1-й (i = 1,n) выход которого подключен к первому входу i-го элемента И первой группы, первый тактовый вход устройства подключен к вторым входам элементов И первой группы, третьи входы которых соединены со счетным входом счетчика адреса, тактовым входом выходного регистра и подключены к второму тактовому входу устройства, выход i-го элемента И первой группы подключен к тактовому входу

i-ro входного регистра, информационные выходы которых объединены и являются вторым входом задания параметров устройства, вход j --го элемента НЕ первой группы соединен с первым входом j-го элемента И второй группы и является j-м разрядом третьего входа задания параметра устройства, третьим тактовым входом которого являются соединенные между собой первые входы элементов И второй и третьей групп, выход j-ro элемента

НЕ первой группы подключен к второму входу j-го элемента И третьей группы, выход которого подключен к первому входу j-ro элемента ИЛИ, выход которого подключен к входу установки в

"0" j--го разряда счетчика адреса, вторые входы элементов ИЛИ соединены между собой и являются четвертым тактовым входом устройства, пятым тактовым входом которого являются соединенные между собой тактовые вхо1315998

Составитель А.Баранов

Редактор Л.Лангазо Техред Н.Глущенко .Корректор М,Демчик

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб., д.4/5

Заказ 2365/52

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4. ды регистров номеров разрядов и регистров управления, выход j -ro элемента И второй группы подключен к входу установ ки в ")" j -ro разряда счетчика адреса, вход сигнала переноса устройства подключен к входу переноса счетчика, выход переноса которого является выходом переноса устройства, шестым тактовым входом которого являются соединенные между собой установочные входы регистров номера разряда и реГистров управления, выходы 109 п старших разрядов 1-ro входного регистра подключены к входам соответствующих разрядов i -го регистра номера разряда, а выходы первого и второго разрядов 1-го входного, регистра подключены к входам соответственно первого и второго разрядов 1- ro регистра управления, выход 1-ro регистра номера разряда подключен к входу

i-ro дешифратора разрядов, -й выход которого подключен к j --му управляющему входу i-го коммутатора, выход которого подключен к первому входу,1-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого разряда i-ro регистра управления, выход второго разряда которо5 го подключен к установочному входу

i-ro разряда входного регистра, информационный вход -го разряда которого соединен с первым входом i-го элемента И четвертой группы, входом

1 *го элемента НЕ второй группы и подключен к выходу i-го элемента

ИСКЛ10ЧАЮЩЕЕ ИЛИ, выход i-ro элемента НЕ второй группы подключен к первому входу i"ão элемента И пятой группы, вторые входы которых соединены. с вторыми входами элементов И четвертой группы и являются седьмым тактовым входом устройства, выход

i-ro элемента И четвертой группы

20 подключен к входу установки в "1"

i-го разрядавыходного регистра, вход установки в "0" которого подключен к в ыходу -r о элемента И пятой г руппы, а выход выходного регистра является информационным выходом устройства.