Устройство для коммутации процессора быстрого преобразования фурье

Устройство для коммутации процессора быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих поточнь1х процессоров быстрого преобразования Фурье. Цель изобретения - расширение области применения за счет коммутации последоваS (Л х з:

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (gi) 4 G 06 F 15/332

®ъ

OllMCAHHE ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPCKOMV СВИДЕТЕЛЬСТВУ (21) 4008217/24-24 (22) 02.01.86 (46) 07.06.87. Бюл.й 21 (72) А.А.Мельник, В.П.Кравец, Я.В.Братюк и И.Г.Цмоць (53) 681.32(088.8) (56) Авторское свидетельство СССР

В 652553, кл. G 06 F 1/04, 1979.

Авторское свидетельство СССР

Ф 440663, кл. G 06 F 1/04, 1973. (54) УСТРОЙСТВО ДЛЯ КОММУТАЦИИ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ

ФУРЬЕ (57) Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих поточных процессоров быстрого преобразования Фурье. Цель изобретения — расширение области приме- нения за счет коммутации последова13 тельностей переменной длины. Поставленная цель достигается за счет того, что в состав устройства входят блоки 1,2 сдвиговых регистров коммутаторы 3,4,5,6, дешифратор 7, информационные входы 8,9, вход зада16000 ния кода задержки 10, вход задания режима 11, тактовый вход 12.и информационные выходы 13 14. В устройстве осуществляется прямая и перекрестная коммутации и: введена программируемая задержка. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих поточных процессоров (БПФ).

Цель изобретения — расширение области применения за счет коммутации последовательностей переменной длины.

На чертеже представлена функциональная схема устройства для коммутации процессора быстрого преобразования фурье (БПФ).

Устройство содержит блоки 1 и 2 сдвиговых регистров, содержащие по

К и-разрядных сдвиговых регистров

1.1, 1.2,...,1К и 2.1, 2.?,...,2К (К = М/4-, где М - число отсчетов

БПФ; и " разрядность входных чисел), (log К вЂ” 1)-входовый коммутатор 3, двухвходовые коммутаторы 4 и 5 (log К + 1)"входовый коммутатор б, дешифратор 7, информационные входы

8 и 9 устройства, вход 10 задания кода задержки, вход 11 задания режима, тактовый вход 12, информационные выходы 13 и 14 устройства.

Устройство для коммутации реализует функцию передачи информации с входов на выходы согласно логическим формулам

А„((2 + 1) ) = V Д(о) + .+ ЧВ((2 + 1)З);

В,((2 + 1)С) = ЧА(т) +

+ ЧВ((2 + 1)С), е — количество тактов загде А, В

W данные на информационных выходах 13 и 14 устройства соответственно; данные на информационных входах 8 и 9 устройства соответственно; длина такта работы устройства;

А,В— держки, определяемое значением кода на входе

5 10 устройства;

V - -сигнал управления режимом передачи информации, определяемый значением сигнала на входе 11

10 устройства.

Количество требуемых задержек задается р-разрядным кодом р)=

= )log (log К + 1)(, где р — бошьшое целое значение выражения 1оп

15 (log К + 1) на входе 10 устройства.

Код с входа 10 поступает на дешифратор 7. В зависимости от значения кода на одном из выходов дешифратора

7 появляется единичный сигнал. При

2Q поступлении единичного сигнала на (-й управляющий, вход (3 = 0,1,..., log К) коммутаторов передается информация с 3 -го информационного входа, т.е. с выхода j-го регистра (j = 2 ) блоков 1 и 2 соответственно.

Таким образом, в зависимости от кода на информационных входах 10 устройства в блоках 1 и 2 осуществляется задержка на один, два, четыЗО ре, ..., ), ..., К тактов. Сигнал поступает по входу 11 управления коммутаторами 4 и 5, указывая направление передачи данных. При нулевом значении сигнала на выход 13

35 устройства передается информация с выхода коммутатора 3, а на вход регистра 2.1 — с входа 9 устройства.

В зтом режиме осуществляется передача данных с информационных входов

= 2 ) в каждом информационном канале. При единичном значении сигнала на выход 13 устройства передается

45 информация с входа 9, а на вход одом поступают с входа 12 на тактовые входы регистров устройства.

Составитель А.Баранов

Редактор Л. Лангазо Техред Н.Глущенко Корректор М.немчик

Заказ 2365/52

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная,4

3 13 регистра 2 ° 1 — с выхода коммутатора

3. В этом режиме осуществляется передача данных с входа 9 на выход

13 без задержки и с входа 8.на выход 14 с задержкой на 2j тактов (j = 2 ). Тактовые импульсы с перие

Формула изобретения

Устройство для коммутации процессора быстрого преобразования Фурье, содержащее первый, второй и третий коммутаторы, первый блок сдвиговых регистров, причем выход первого коммутатора подключен к первым информационным входам второго и третьего коммутаторов, вторые информационные входы которых соединены и являются первым информационным входом устройства, первым информационным выходом которого является выход второго коммутатора, управляющий вход которого соединен с управляющим входом третьего коммутатора и является входом задания режима работы устройства, тактовым входом которого является тактовый вход первого блока сдвиго16000 4 вых регистров, информационный вход которого подключен к выходу третьего коммутатора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет коммутации после.довательностей переменной длины, в него введены второй блок сдвиговых регистров, четвертый коммутатор, дешифратор, а в первый блок сдвиговых

10 регистров введены дополнительно

К вЂ” 1 (К = N/4, И - длина последовательности) сдвиговых регистров, причем выход дешифратора подключен к управляющим, входам четвертого и пер>5 вого коммутаторов, i - е, (i

1, log К), информационные входы которых подключены к выходам 2 -х сдвиговых регистров соответственно первого и второго блоков сдвиговых регистров, а вход дешифратора является входом задания величины сдвига устройства, вторым информационным входом которого является информационный вход второго блока сдвиговых регистров, тактовый вход которого подключен к тактовому входу устройства, вторым информационным выходом второго является выход четвертого