Гибридное интегрирующее устройство

Гибридное интегрирующее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики для длительного интегрирования аналогового сигнала . Цель изобретения - повьшение точности интегрирования. Устройство содержит блок 1 интегрирования, блок 2 управления, первый 3 и второй 20 счетчики, первьй 4, второй 5 и третий 19 элементы И, первый 6, второй 7 и третий 23 элементы НЕ, элемент ИЛИ-НЕ 11, первый 12 и второй 13 элементы И-НЕ, дешифратор 14, первый 15 и второй 16 формирователи сигнала, первый 17 и второй 18 триггеры, мультиплексор 21, цифро-аналоговый преобразователь 22. Устройство позволяет производить непрерьшное интегрирование с высокой точностью и уменьшить в 2 раз диапазон входного напряжения (вблизи нулевого потенциала), в котором погрешность интегрирования велика за счет неустойчивой работы компараторов. 4 ил. «е (Л 2if со о о о 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК ()9) (П) А1 (5)) 4 0 06 G 7/186

Г ) т

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 394) 323/24-24 (22) 31.07.85 (46) 07.06.87.Бюл. ))- 21 (72) В.Ф.Белов, А.В.Комаров, А.С.Просочкин и В.К.Якимов (53) 68) 335 (088.8) (56) Способы и средства интегрирующего преобразования, Сб. "Приборы, средства автоматизации и системы управления", сер.ТС5 "Электроизмерительные приборы", M.: ЦНИИТЭИприборостроения, 1982, вып.2, с.14, рис.5.

Авторское свидетельство СССР

)I- I 168709, кл. G 06 G 7/186, 1984. (54) ГИБРИДНОЕ ИНТЕГРИРУ)0()1ЕЕ УСТРОЙСТВО (57) Изобретение относится к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики для длительного интегрирования аналогового сигнала. Цель изобретения — повышение точности интегрирования. Устройство содержит блок 1 интегрирования, блок

2 управления, первый 3 и второй 20 счетчики, первый 4, второй 5 и тре— тий 19 элементы И, первый 6, второй

7 и третий 23 элементы НЕ, элемент

ИЛИ-НЕ I), первый 12 и второй 13 элементы И-HF., дешифратор 14, первый )5 и второй 16 формирователи сигнала, первый 17 и второй )8 триггеры, мультиплексор 21, цифро-аналоговый преобразователь 22. Устройство позволяет производить непрерывное интегрирование с высокой точностью и уменьк шить в 2 раз диапазон входного напряжения )вблизи нулевого потенциала), в котором погрешность интегрирования велика за счет неустойчивой работы компараторов. 4 ил.

131 6008 2

11зобретение относится к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики для длительного интегрирования аналогового сигнала.

Цель изобретения — повышение точности интегрирования.

На фиг.1 приведена функциональная схема гибридного интегрирующего устройства; на фиг.2 — функциональная схема блока интегрирования; на фиг.3 — функциональная схема блока управления; на фиг.4 — временные диаграммы в соответствующих точках устройства.

Гибридное интегрирующее устройство содержит блок 1 интегрирования, блок 2 управления, счетчик 3, первый 4 и второй 5 элементы И, первый

6 и второй 7 элементы НЕ, вход 8 тактовых импульсов, первый информационный выход 9, второй информационный выход 10, элемент ИЛИ-НЕ 11, первый !

2 и второй 13 элементы И-НЕ, дешифратор 14, первый 15 и второй 16 формирователи импульсов, первый 17 и второй 18 триггеры, третий элемент

И 19, второй счетчик 20, мультиплексор 21, цифроаналоговый преобразователь 22, третий элемент HE 23, информационный вход 24 устройства, вход

25 управления.

Блок I интегрирования содержит переключатель 26, генератор 27 эталонных токов (ГЭ .Г),первый 28 и второй 29 усилители постоянного тока, первый 30 и второй 31 конденсаторы.

Первый усилитель 28 постоянного тока (УПТ) и первый конденсатор 30 образуют первый интегратор 32, второй усилитель 29 постоянного тока и второй конденсатор 31, образуют второй интегратор 33. Блок .I содержит также компараторы 34 и 35.

Блок 2 управления содержит элементы И 36 и 37, четвертый 38 и пятый

39 элементы НЕ, третий 40 и четвертый 41 триггеры, второй 42, третий

43 и четвертый 44 мультиплексоры.

Устройство работает следующим образом.

В интеграторах 32 и 33 поочередно реализуется режим двойного интегрирования. Порядок интегрирования устанавливается с помощью логической переменной Ь, представляющей собой выход (п-1)-го разряда счетчика 3. При

Ь = О в первом интеграторе 32 реализуется первое интегрирование (промежутки времени t t2 и t t на о диаграмме d) а во втором интеграторе 33 — второе интегрирование (промежутки времени t t» и t t6 на ди аграмме f). Источник интегрируемого напряжения при этом через информаци-.— онный вход 24 устройства, цифроаналоговый преобразователь 22 и переключатель 26 подключен ко входу первого интегратора 32, первый выход ГЭТ 27 обесточен. Второй выход ГЭТ 27 активизирован. В нем протекает эталонный ток того или иного направлений (в зависимости от знака напряжения на выходе второго УПТ 29), который производит уменьшение напряжения (по абсолютной величине) до нуля на выходе второго УПТ 29.

Величина U которая представляет собой интеграл входного напряжения за время первого интегрирования, преобразуется при этом во временной интервал t — t» . Этот интервал заполняется тактовыми импульсами, число которых пропорционально интегралу входного воздействия за время первого интегрирования. Эти импульсы через первый мультиплексор 21 (например., через первый информационный вход) и второй элемент И 5 поступают на выход IO отрицательного приращения (промежуток времени t - t< на диаграмме 1), поскольку U О, что является признаком отрицательного интегрируемого напряжения.

Если U c 00, то выходные импульсы . появляются на выходе 9 положительного приращения (промежуток времени на диаграмме s). При Ь = 1 в первом интеграторе 32 реализуется второе интегрирование (промежутки времени t t 3 и tz t< на диаграмме d), а во втором интеграторе 33— первое интегрирование (промежутки времени t — t„ v tт — t на диаграмме f).

Источник интегрируемого напряжения при этом через информационный вход 24 устройства, цифроаналоговый преобразователь 22 и переключатель

26 подключен ко входу второго интегратора 33, второй выход ГЭТ 27 обесточен. Первый выход ГЭТ 27 активизирован. Процесс второго интегрирования в первом интеграторе 32 идентичен описанному выше аналогичному процессу во втором интеграторе 33, I 6ООЯ 4

3 13 поэтому в промежутке времени

2 3 появляются импульсы отрицательного прир»щения интеграла входного напряжения, а в промежутке времени — импульсы полсжительного приращения интеграла входного напряжения.

Для реализации описанного выше алгоритма работы устройства необходимо, чтобы в управляемом ГЭТ 27 (принципиальная схема его идентична аналогичной схеме известного устройства)выполнялась следующая логика работы: при р = О (это имеет место при U „ - -О) эталонный ток подтекает к входам первого и второго интеграторов 32 и 33; при р=1 (это имеет место при Б „>0) эталонный ток оттекает от входов первого и второго интеграторов 32 и 33.

При Ь = О (второе интегрирование реализуется во втором интеграторе

33) активизирован второй выход ГЭТ 27 и обесточен первый, при b=l (второе интегрирование реализуется в первом интеграторе 2 активизирован первый выход ГЭТ 27 и обесточен второй. При

q=O (реализуется второе интегрирование в активизированном выходе ГЭТ

27 протекает эталонный ток соответствующей полярности, при q=l (второе интегрирование закончено) обесточены оба выхода ГЭТ 27 (промежутки времени t, — t, t — t,, t — с,, ! на диаграммах с1, f, q, s, 1).

Управляющий сигнал b формируется в счетчике 3, который управляет прохождением сигнала через логический переключатель 2.

Принцип действия блока 2 управления заключается в следующем.

Знак напряжений на выходах первого и второго интеграторов 32 и 33 заносится соответственно в третий триггер 40 и четвертый триггер 41 в течении первого интегрирования в соответствующих интеграторах 32 и 33 в виде определенных значений логических переменных q b, которые вырабатываются соответственно первым и вторым компараторами 34 и 35. При этом предполагаются следующие соотношения: если d(f) O, Tn q (b) = 0; если d (f)cО, то q (Ь) = l

Второй мультиплексор 42 транслирует запомненное значение q или h (в зависимости от сигнала с) на первый выход логического переключателя

2. 11а этом выходе обр»зуется сигнал

Р, которьпr в ГЭТ 27 упр»вляет направлением эталонного ток». Так, при

b = О (второе интегрирование идет Во втором интеграторе 33) с=l (второй мультиплексор 42 транслирует сигнал

h с выхода четвертого триггера 41), поэтому P = h.

Допустим, что в течение первого интегрирования во втором интеграторе 33 выполнилось условие U<= f О (момент времени t на диаграмме f).

При этом р = h = О (диаграмма р).

Зто означает, что эталонный ток на втором выходе ГЭТ 27 подтекает к входу второго интегратора 33, что и требуется для уменьшения напряжения на выходе второго интегратора 33.

Другие ситуации, которые могут возникнуть в устройстве, можно проанализировать аналогичным способом.

Третий и четвертый мультиплексоры

43 и 44 совместно с пятым элементом

HE 39 формируют сигнал q. Аналогично формируется сигнал q. Сигнал с = 1 обеспечивает прохождение через третий мультиплексор 43 сигнала h (с выхода второго компаратора 351 . Этот сигнал поступает на первый и второй (через пятый элемент HE 39) информационные входы четвертого мультиплексора 44.

Сигнал р = О, который действует на управляющем входе четвертого мультиплексора 44, обеспечивает прохождение сигнала h по первому информационному входу четвертого мультиплексора 44 (т.е. без инверсии), поэтому с1

Анализ диаграмм h м q в промежутке времени to- t показывает, что сигнал q = O в течении всего времени второго интегрирования во втором интеграторе 33. Если h=l, как это имеет место в промежутке времени t>- t, то сигнал р = 1 и четвертый мультиплексор 44 пропускает сигнал h по второму информационному входу (т.е. с инверсией), поэтому — h Анализ диаграмм h,р,q в промежутке времени t — t6 показывает, что q=O в течение всего времени второго интегрирования во втором интеграторе 33.

Таким образом, при любом знаке выходного напряжения второго интег— ратора 33 сигнал q = О в течении всего времени второго интегрирования во втором интеграторе 33, что соот1316008 ветствует алгоритму работы всего устройства в целом. Аналогичным образом функционирует логический пере— ключатель 2 и во время второго интегрирования в первом интеграторе 32, только в качестве входных используются сигналы r u q. Первый элемент

И 4 и второй элемент И 5 обеспечивают прохождение тактовых импульсов на выходы 9 и 10 устройства только в течении второго интегрирования в соответствующих интеграторах 32 и 33.

Это обеспечивается подачей открывающего сигнала q через второй элемент

НЕ 7.

Сигнал р определяет номер выхода, на котором появляются тактовые импульсы. При р = 0 открыт второй элемент И 5 тактовые импульсы появляются на втором информационном выходе

10 устройства (выходе 1), которьй является выходом отрицательного приращения интеграла входного воздействия. При р=l открыт первый элемент

И 4 и тактовые импульсы появляются на первом информационном выходе 9 устройства (выход s) которьй являетcÿ выходом положительного приращенпя интеграла входного воздействия.

Четвертьй элемент И 36 и пятый элемент И 37 обеспечивают прохождение импульсов записи соответственно в третий триггер 40 и четвертый триггер 4! в течении первого интегрирования в соответствующих интеграторах 32 и 33.

Элемент ИЛИ-HE 11, первьй и второй элементы И вЂ” НЕ )2 и 13, дешифратор 14, первый и второй формирователи 15 и 16 сигнала, первый и второй триггеры 17 и 18, третий элемент

Г

И 19, второй счетчик 20, мультиплексор 21, пифроаналоговьй преобразователь 22 и третий элемент НЕ 23 при,цают устройству адаптивные свойства к величине входного сигнала. Первона— чально управляющий сигнал на входе

25 управления имеет нулевое значение, поэтому первый и второй триггеры 17 и 18, а также второй счетчик 20 находятся в нулевом состоянии (управляющий сигнал принимает единичное зна— чение в начале интегрирования и сохраняет это значение в течение всего времени интегрирования) .

Нулевой сигнал на выходе второго триггера 18 обеспечивает передачу сигнала через мультиплексор 21 по

1О

f5

55 первому информационному чходу (так— товые импульсы проходят на третьи входы первого и второго элементов

И 4 и 5 без деления частоты1, блокирует прохождение тактовых импульсов на счетный вход второго счетчика 20 через третий элемент И 19 и задает масштаб преобразования цифроаналогового преобразователя 22 подключением сопротивления R z интегрирующего резистора, который поочередно с помощью переключателя 26 подключается ко входам первого и второго интеграторов 32 и 33

Если входное напряжение уменьшается и становится меньше первого порогового уровня, т.е. /11 „ / u„ по i где П „ — относительно небольшое напряжение, то второй триггер 18 устанавливается в единичное состояние.

Это влечет за собой уменьшение эквивалентного сопротивления резистора между информационным входом и выходом цифроаналогового преобразователя

22 до величины R z= R /2", где R = — 0,1,2..., что в 2 раз увеличивает масштаб преобразования гибридного интегрирующего устройства.

Для компенсации увеличения масштаба преобразования частота тактовых импульсов уменьшается в 2 раз вток рым счетчиком 20, поскольку при единичном сигнале на выходе второго триггера 18 третий элемент И 19 разблокировки и тактовые импульсы поступают на счетный вход второго счетчик ка 20 с коэффициентом деления 2

Вьгходная последовательность тактовых импульсов этого счетчика (уменьшенной частоты) проходит через мультиплексор 21 по второму информационному входу и поступает на третьи входы первого и второго элементов И 4 и 5 вместо последовательности тактовых импульсов номинальной частоты.

Увеличение масштаба преобразования (с последующей его компенсацией) позволяет при малых входных сигналах устройства увеличить крутизну нарастания напряжения на выходах первого и второго интеграторов 32 и 33 и эа время первого интегрирования в соответствующих интеграторах накопить большее напряжение на выходах первого и второго интеграторов 32 и 33.

Это позволяет первому и второму компараторам 34 и 35 точнее произвес— ти сравнение соответствующих сигна13 I 6008,Ф о р м у л а изобретения

Гибридное интегрирующее устройство, содержащее блок интегрирования, выходы которого подключены к информационным входам блока управления, управляющий вход которого соединен с выходом (n-1)-го разряда первого счетчика, первый выход подключен к входу управления направлением интегрирования блока интегрирования, первому входу первого элемента И и через первый элемент HF к первому входу второго элемента И, второй выход блока управления соединен с входом запуска интегрирующего блока и через второй элемент НЕ с с вторыми входами первого и второго элементов И, выходы которых являются первым и вторым информационными выходами устройства, причем вход

50

55 лов с нулевым по генпиадом (при малых сравниваемьгх напряжениях . ачастую наблюдается неустойчивая работа компараторов 34 и 35), а значит улучшить точностные характеристики устройства в целом.

Произвольно меняющееся входное напряжение может в последующие моменты времени нарастать. 11нтегрирование с увеличенным масштабом преобразования при этом возможно, если /V,„ „/

U нтоЬ по 1 рой триггер 18 сбрасывается в нулевое состояние и интегрирование продолжается с номинальным масштабом преобразования. Пороговые напряжения и U «< в устройстве не вырабатываются, а заменяются пропорциональными им промежутками времени

t u t — t соответственно. Пороговые длительности t — t u

0 2 4 6 формируются счетчиком 3, элементом

ИЛИ-НЕ 11 и дешифратором 14.

Анализ и ринцип а де йс тв ия и редлагаемого устройства показывает, что оно, сохраняя достоинства известного устройства, например непрерывное интегрирование с высокими точностью и помехоустойчивостью, имеет преимущества, выражающиеся в уменьшении к в 2 раз диапазона входного напряжения (вблизи нулевого потенциала), в котором погрешность интегрирования 35 велика за счет неустойчивой работы компараторов. задания переключс ния тактов интг грирования интегрирующего блока подключен к выходу (n — 1)-го разряда первого счетчика, а тактовые входы первого счетчика и блока управления соединены с входом TRKToHblx импуль— сов устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения точности интегрирования, в него введены элемент ИЛИ-НЕ, первый и второй элементы И-HF. дешифратор, первый и второй формирователи импульсов, первый и второй триггеры, третий элемент И, второй счетчик, мультиплексор, третий элемент HF и цифроаналоговый преобразователь, информационный вход которого является информационным входом устройства, а выход подключен к информационному входу блока интегрирования, первая группа выходов первого счетчика через элемент ИЛИ-НЕ подключена к первому входу первого элемента И-НЕ, вторая группа выходов через дешифратор соединена с первым входом второго элемента И-НЕ, вторые входы первого и второго элементов И-НЕ через первый формирователь импульсов подключены к второму выходу блока управления, а их выходы соединены соответственно с установочным входом и входом обнуления второго триггера, выход которого подключен к установочному входу первого триггера, соединенного входом обнуления с третьей группой выходов первого счетчика через второй формирователь импульсов, выход первого триггера подключен к входам изменения масштаба преобразования цифроаналогового преобразователя непосредственно и через третий элемент НЕ, первому входу третьего элемента И и управляющему входу мультиплексора, первый информационный вход которого соединен с входом тактовых импульсов устройства, связанным с вторым входом третьего элемента И, выход третьего элемента И подключен к тактовому входу второго счетчика, выход которого соединен с вторым информационным входом мультиплексора, причем третьи входы первого и второго элементов И подключены к выходу мультиплексора, а вход установки в "0" устройства подключен к входам начальной установки первого и второго триггеров и входу обнуления второго счетчика.

1316008

Фиг,2

131 6008 и-1 п-1 п-1

2ï-1 0 1 2 4 4 4 б 7 8 У

Фиг.4

Составитель С.Белан

Редактор П.Гереши Техред Н.Глущенко

Корректор Г.Решетйик

Заказ 2365/52 Тирах 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.уигород, ул. Проектная, 4