Устройство для контроля памяти

Устройство для контроля памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам для контроля блоков памяти . Цель изобретения - повышение достоверности контроля. Устройство содержит блок 1 управления, формирователь 2 управляющих сигналов, формирователь 3 адресных сигналов, формирователь 4 тестовых сигналов, формирователь 5 сигналов записи и считьшания, счетчик 6 адреса, мультиплексор 7 адреса, блок 8 сравнения, элементы И 10-12, элемент 13 задержки , элемент И 14 и блок 15 памяти тестов. В устройстве реализована аппаратно-программная организация тестов. 5 ил. 18 i (Л со О5 о ел ГС

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК, „SU„„1316052

t5U 4 0 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

22

Z3

2Ч

2/

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 3975384/24-24 (22) 10 . 10. 85 (46) 07.06 ° 87, Бюл. Ф 21 (72) P.С ° Алумян (53) 681.327(088 ° 8) (56) Электронная промьппленность, 1975, Ф 8, с. 78-82.

Авторское свидетельство СССР

У 1129656, кл. G 11 С 29/00, 1984, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПА1ИТИ (57) Изобретение относится к вычислительной технике, в частности к устройствам для контроля блоков памя ти. Цель изобретения — повышение достоверности контроля, Устройства содержит блок 1 управления, формирователь 2 управляющих сигналов, формирователь 3 адресных сигналов, формирователь 4 тестовых сигналов, формирователь 5 сигналов записи и считьвания, счетчик 6 адреса, мультиплексор 7 адреса, блок 8 сравнения, элементы И 10-12, элемент 13 задержки, элемент И 14 и блок 15 памяти тестов. В устройстве реализована аппаратно-программная организация тестов. 5 ил.

1 131

Изобретение относится к вычислительной технике, в частности к устройствам для контроля блоков памяти.

Цель изобретения — повышение достоверности контроля.

На фиг. 1 изображена структурная схема устройства для контроля памяти; на фиг. 2 — функциональная схема формирователя управляющих сигналов; на фиг. 3 — функциональная схема формирователя тестовых адресных сигналон; на фиг. 4 — функциональная схема блока управления; на фиг, 5 функциональная схема формирователя сигналов записи и считывания.

Устройство для контроля памяти (фиг. 1) содержит блок 1 управления, формиронатель 2 управляющих сигналов, формирователь 3 адресных сигналов, формирователь 4 тестовых сигналов, формирователь 5 сигналов записи и считывания, счетчик 6 адреса, мульти— плексор 7 адреса и блок 8 сравнения.

Устройство подключается к блоку 9 контролируемой памяти. Устройство также содержит первый 10, второй 11 и третий 12 элементы И, элемент 13 задержки, элемент И 14 и блок 15 памяти тестов. Устройство имеет адресный 16 и информационный 17 входы, вход 18 сброса, вход 19 режима работы, вход 20 пуска, первый 21, второй 22, третий 23 и четвертый 24 входы записи и индикаторный выход 25.

Формиронатель 2 управляющих сигналов содержит (фиг. 2) счетчик 26, элемент И-НЕ 27, мультиплексор 28 информации, мультиплексор 29 адреса, буферное запоминающее устройство (ЗУ) 30, первый 31, второй 32, третий 33, четвертый 34 и пятый 35 элементы И, первый 36 и второй 37 элементы ИЛИ, элемент НЕ 38 и дешифратор 39.

Формирователь 4 тестовых сигналов (фиг. 3) содержит счетчик 40, мультиплексор 41 адреса, мультиплексор

42 информации, буферное запоминающее устройство 43, мультиплексор

44 операнда, первый 45 и второй 46 элементы ИЛИ, первый 47, второй 48 и третий 49 элементы И, дешифратор

50 и сумматор 51. Формирователь 3 адресных сигналов выполнен по схеме, аналогичной схеме формйронателя 4.

Блок 1 управления (фиг. 4) содержит триггер 52, генератор 53 импуль6052 2 сон, элемент И 54 и первый 55 и второй 56 элементы задержки.

Формирователь 5 сигналов записи м считывания (фиг. 5) содержит первый 57, второй 58 и третий 59 элементы И.

Устройство работает следующим образом.

В подготонительном режиме на вход 19 устройства подается высокий потенциал, который поступает на управляющие входы мультиплексора 7 ад-. реса и формирователей 2-4.

Мультиплексоры 7, 28, 29, 41 и 42

15 устроены так, что при высоком уровне на их управляющих входах выходы мультиплексоров повторяют информацию оцной группы входов, а при низком уровне другой.

20 Таким образом, в подготовительном режиме код, поданный на вход 16, через мультиплексор 7 поступает на адресные входы блока 15, через мультиплексор 29 на адресные входы бу25 ферного ЗУ 30 и через мультиплексоры 41 на адресные входы буферных

ЗУ 43 формирователей 3 и 4.

Аналогично код, поданный на вход

17 устройства, поступает на информа30 ционные входы блока 15, через мультиплексор 28 на информационные входы буферного ЗУ 30 и через мульти" плексоры 42 на информационные входы буферных ЗУ 43.

Для залиси информации в блок 15 на вход 21 записи надо подать положительный импульс.

Для записи информации в буферное

ЗУ 30 импульс надо подавать по вхо40 ду 22 записи, который, пройдя через элемент ИЛИ 37, записывает соответствующую информацию.

Для записи информации в буферное

ЗУ 43 формирователя 3 надо подавать

45 импульс по входу 23 записи, который, пройдя через элемент ИЛИ 46, записывает информацию в буферное ЗУ 43, Аналогично записывается информация в буферное ЗУ 43 формирователя

50 4, только в этом случае импульс необходимо подавать па входу 24 записи.

Для перевода устройства в рабочий режим надо сначала установить счетчик 6 адреса в нулевое состояние подачей импульса по входу 18 сброса, после чего подать импульс на нход

20, который, поступив на блок 1 уп13!605:

3 равления, устанавливает триггер 52 в единичное состояние, благодаря чему тактовые импульсы генератора 53 через элемент И 54 поступают на первый выход блока 1 управления и на вход первого элемента 55 задержки.

Сигнал с выхода последнего поступает на вход второго элемента 56 задержки и на второй выход блока 1 управления, а с выхода второго эле- 1р мента 56 задержки на третий выход блока 1 управления. Таким образом, на выходах блока 1 управления формируются три управляющие серии импульсов, причем вторая серия управляющих.импульсов задержана относительно первой, а третья относительно второй.

Первый импульс первой серии управляющих импульсов поступает на 20 вход считывания информации блока 5, в результате чего на его выходе устанавливается информация, записанная по ее нулевому адресу.

Первые три разряда информацион- 25 ного слова блока 15 поступают на вход кода операции формирователя 2 и определяют его код операции (КОП ).

Следующие разряды блока 15, определяющие операнд, поступают на вход 30 операнда формирователя 2.

Выходы кода операции поступают на входы дешифратора 39.

Если КОП1-000, то на первом выходе дешифратора 39 устанавливается высокий уровень, благодаря чему импульс из второй серии управляющих импульсов с второго выхода блока 1 управления проходит через элемент

И 31 на вычитающий вход счетчика 26, 40 в результате чего содержимое послед— него уменьшается на единицу.

Если КОП1-001, то высокий уровень устанавливается на втором выходе дешифратора 39, благодаря чему импульс 45 из второй серии управляющих импульсов с второго выхода блока 1 проходит через элемент И 32 на вход записи информации счетчика 26. При этом код операнда формирователя 2 через мульти- gp плексор 29 проходит на его выходы и далее на адресные входы буферного

ЗУ 30. В это время на выходе элемента ИЛИ 37 имеется низкий уровень, следовательно, буферное ЗУ 30 находится в режю е считывания, поэтому на его выходах устанавливается информация, содержащаяся по адресу, заданному операндом.

- ñïè КОП1-010, то высокий уровень устанавливается на третьем выходе дешифратора 39, благодаря чему импульс из второй серии управляющих импульсов с второго выхода блока 1, пройдя через элемент И 33, поступает на суммирующий вход счетчика 26, увеличив его содержимое на единицу.

Если КОП! †0, то высокий уровень устанавливается на четвертом выходе дешифратора 39, благодаря чему импульс из второй серии управляющих импульсов, пройдя через элемент

И 34 и элемент ИЛИ 37, записывает содержимое счетчика 26 в буферное

ЗУ 30 по адресу кода операнда.

Если КОП1 †1, то высокий уровень устанавливается на пятом выходе дешифратора 39. Если содержимое счетчика 26 не равно нулю, то на выходе элемента И-НЕ 27, устанавливается высокий уровень, который, пройдя через элемент И 35, устанавливает высокий уровень на входе элемента

И 11. При этом импульс из третьей серии управляющих импульсов, пройдя через элемент И 11, поступает на вход записи счетчика 6, записывая в него код операнда ° Этот код в данном случае является адресом перехода и определяет адрес следующего обращения к блоку 15.

Если на выходе элемента И-НЕ 27 устанавливается низкий уровень (содержимое счетчика 26 равно нул ), то на выходе элемента НЕ 38 устанавливается высокий уровень, который открывает первый элемент И 1О. Импульс из третьей серии управляющих импульсов, пройдя через элемент И 1О, поступает на суммирующий вход счетчика 6, увеличив его содержимое на единицу, формируя адрес следующего обращения блоку 15.

Если КОП1-101, то на шестом выходе дешифратора 39 устанавливается высокий уровень, который поступает на вход элемента И 11. Благодаря этому импульс второй серии управляющих импульсов проходит через элемент И 11 и поступает на вход записи счетчика

6, записывая в него код адреса перехода. Мнемоническое обозначение операции следящего блока с кодом операции 101-БПК.

Очередные три разряда блока 15 определяют код операции КОП 2 формирователя 3 и поступают на его входы кода операции. Следующие разряды

5 131 блока 15 задают операнд и поступают . на вход операнда блока формирователя 3.

Если КОП 2-000, то на первом выходе дешифратора 50 устанавливается высокий уровень, который поступает на вход элемента И 47. Благодаря этому импульс второй серии управляющих импульсов через элемент И 47 проходит на суммирующий вход со счетчика 40, увеличив содержимое последнего на единицу, Если КОП2-001, то импульс второй управляющей серии через элемент И 48 проходит на вход записи счетчика 40, записывая в счетчик информацию на выходе сумматора 51. При этом на выходе сумматора 51 имеются сумма предыдущего значения счетчика 40 и содержимое ячейки буферного ЗУ 43, адрес которого определяется кодом операнда, поступающим через мультиплексор 41 на адресные входы буферного ЗУ 43 °

Если КОП2-010, то на третьем выходе дешифратора 50 устанавливается высокий уровень, который, поступая через элемент ИЛИ 45 на вход элемента И 48, пропускает импульс второй серии управляющих импульсов на вход записи счетчика 40. При этом в счетчик 40 заносится содержимое буферного ЗУ 43 °

Если КОП2-011, то высокий уровень устанавливается на четвертом выходе дешифратора 50, благодаря чему импульс второй управляющей серии проходит через элемент И 49 и элемент

ИЛИ 46 и поступает на вход записи информации буферного ЗУ 43, записывая содержимое счетчика 40 в ячейку буферного ЗУ 43, определяющую код операнда.

Аналогичные операции выполняет формирователь 4. Последние два разряда блока 15, определяющие код операции КОП 4 формирователя 5, поступают на соответствующие входы последнего.

Если КОП4-01, то импульс второй группы управляющих импульсов проходит через элемент И 57 и поступает на вход записи блока 9, записывая информацию, сформированную при помощи формирователя 4, по адресу, сформированному на выходе формирователя 3.

Если КОП4-10, то импульс второй управляющей серии проходит через

6052

5

30 элемент И 58 и поступает на вход считывания блока 9, считывая информацию по адресу, который поступает от формирователя 3. Этот импульс, проходя через элемент 13 задержки, поступает на первый вход элемента

И 12. Если код, сформированный на выходе формирователя 4, отличается от кода на выходе контролируемого блока 9, то на выходе блока 8 срав-. нения устанавливается высокий уровень, который пропускает импульс че-. рез элемент И 12. Последний через элемент ИЛИ 14 поступает на вход установки в "0" триггера 52, перебрасывая его в состояние "0". В результате этого прекращается поступление импульсов на выходы блока 1 управления и устройство останавливается. Одновременно на выходе 25 устанавливается высокий уровень, свидетельствующий о неисправности контролируемого блока 9.

Если КОП4-11, то второй управляющий импульс проходит через элемент

И 59, элемент ИЛИ 14 и, поступая на вход установки в "0" триггера 52, перебрасывает его в состояние "О", останавливая работу устройства.

Предлагаемое устройство позволяет сформировать целый ряд тестов, в ,частности: такие, как "шахматный код", число — адрес", попарное считывание и др. формула изобретения

Устройство для контроля памяти, содержащее блок управления, один иэ входов которого является входом пуска устройства, счетчик адреса, вход сброса которого является входом сброса устройства, формирователь адресных сигналов, адресные входы и выходы которого являются соответственно адресными входами и выходами устройства, формирователь тестовых сигналов, формирователь сигналов записи и считывания, первый и второй выходы которого являются выходами записи и считывания, устройства, блок сравнения, одни из входов которого являются информационньаки входами первой группы устройства, выходы формирователя тестовых сигналов соединены с другими входами блока сравнения и являются информационными выходами устройства, о т л и ч а ю— щ е е с я тем, что, с целью повы1316052 шения достоверности контроля, в него введены формирователь управляющж сигналов, мультиплексор адреса, блок памяти тестов, элементы И, элемент задержки и элемент ИЛИ, выход которого подключен к входу останова блока управления, первый выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к счетному входу и к входу разрешения записи счетчика адреса, второй выход блока управления соединен с синхровходами формирователей управляющих сигналов, адресных сигналов, тестовых сигналов и сигналов записи и считывания, третий выход блока управления подключен к входу считывания блока памяти тестов, вход записи которого является первым входом записи устройства, вторым, третьим и четвертым входами записи которого являются соответственно входы записи формирователей управляющих, адресных и тестовых сигналов, выход блока сравнения соединен с первым входом третьего элемента И и является индикаторным выходом устройства, выход третьего элемента И соединен с одним из выходов элемента ИЛИ, другой вход которого подключен к третьему выход) формирователя сигналов записи и считывания, второй выход которого через элемент задержки соединен с вторым входом третьего элемента И, адресные входы блока памяти тестов подключены к выходам мультиплексора адреса, одни из информационных входов которого соединены с выходами разрядов счетчика адреса, 10 другие информационные входы мультиплексора адреса и адресные входы формирователей управляющих и тестовых сигналов подключены к адре сным входам устройства, управляющие входы мультиплексора адреса и формирователей управляющих адресных и тестовых сигналов объединены и являются входом режима работы устройства, информационные входы блока памяти

20 тестов и формирователей управляющих, адресных и тестовых сигналов являются информационными входами второй группы устройства, информационные выходы блока памяти тестов подключены соответственно к операционным входам формирователей управляющих, адресных и тестовых сигналов и формирователя сигналов записи и считывания, входы разрядов счетчика адреса

З0 соединены с одним из информационных выходов блока памяти тестов.

1316052

1 3 1605 2

rou

Составитель В,Рудаков

Техред А. Кравчук

Корректор Г. Решетник

Редактор О.Головач

Тира к 589 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Закаэ 2370/55

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4