Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при создании многопороговых запоминающих устройств. Целью изобретения является повышение производительности устройства. Устройство содержит адресные коммутаторы, коммутаторы записи, коммутатор чтения, блоки памяти накопителя, блок дискрипторной памяти, содержащий дешифр аторы, элементы памяти накопителей, коммутаторы дискрипторов, регистры чтения и формирователь управляющих сигналов . Повышение быстродействия достигается за счет увеличения числа одновременных бесконфликтных обращений (три записи + чтение). При необходимости число независимых обращений может быть увеличено путем соответствующего увеличения количества блоков памяти накопителя. 1 з.п. ф-лы, 4 ил., 2 табл. S оо N о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дц 4 G 11 С 11/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

Ю, (21) 3896653/24-24 (22) 17.05.85 (46) 15.06.87. Бюл. № 22 (72) N С. Белков, E. А. Братальский, А. А. Крупский и Я. И. Свирский (53) 681.327.67 (088.8) (56) Авторское свидетельство СССР № 947866, кл. G 06 F 15/00, 1980.

Авторское свидетельство СССР № 1285539, кл. G 11 С 11/00, 1986. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано при создании многопороговых запоминающих устройств. Целью изобретения

„„SU„„1317479 A 1 является повышение производительности устройства, Устройство содержит адресные коммутаторы, коммутаторы записи, коммутатор чтения, блоки памяти накопителя, блок дискрипторной памяти, содержащий дешифраторы, элементы памяти накопителей, коммутаторы дискрипторов, регистры чтения и формирователь управляющих сигналов. Повышение быстродействия достигается за счет увеличения числа одновременных бесконфликтных обращений (три записи + чтение). При необходимости число независимых обращений может быть увеличено путем соответствующего увеличения количества блоков памяти накопителя. 1 з.п. ф-лы, 4 ил., 2 табл.

13

Изобретение относится к вычислительной технике и может быть использвано при создании многопороговых запоминаюших устройств.

Целью изобретения является повышение производительности устройства.

На фиг. 1 схематически показано запоминающее устройство; на фиг. 2 — схема блока дескрипторной памяти; на фиг. 3 пример реализации элемента памяти накопителей блока дескриптор ной памяти; на фиг. 4 — пример выполнения формирователя управляющих сигналов.

Устройство (фиг, 1) содержит адресные коммутаторы 1, — 1, коммутаторы записи 2,, 2,, блоки памяти накопителя 3, — 3, коммутатор чтения 4, блок дескрипторной памяти 5, входы адресов записи 6 — 8, входы адреса чтения 9, информационные входы записи 10 в 12, вход синхронизации 13. На фиг. 1 обозначены также связи 14 — 30 и информационные выходы 3!.

Блок дескрипторной памяти (фиг, 2) содержит дешифраторы 32< — 32,, элементы памяти накопителей ЗЗ,, 33, коммутаторы дескрипторов 34, 34< регистры чтения 35, 35д и формирователь управляющих сигналов

36. На фиг. 2 обозначены также связи 37 — 44.

Элемент памяти накопителей блока дескрипторной памяти (фиг. 3) может быть реализован на элементах И вЂ” НЕ 45 и 46.

Формирователь управляющих сигналов (фиг. 4) содержит элементы НЕ 47, ИЛИ—

НЕ 48,И вЂ” HE 49.

Устройство работает следующим образом.

Четырехразрядный код с выходов четырех дешифраторов 32, — 32, записывается в виде двухразрядного кода дескрипторов

ДI, Д2 в накопители 33,, ЗЗ, причем требуемое кодирование и правильная адресация выполняются с помощью соответствуюшей распайки связей 37 — 40 на входах элементов памяти накопителей 33,, 33 . При этом информационные цепи и цепи дешифрации адреса совмегцены.

Значения дескрипторов ДI, Д2, в накопителях 33,, 33 сведены в табл. 1.

Формирователь управляющих сигналов

36 работает в соответствии с табл. 2.

Устройство работает следующим образом, В каждом такте на входы устройства подаются четыре адреса (три адреса записи

6 — 8 и один адрес чтения) и три информации записи 10 — 12. Адрес чтения 9 поступает на входы дескрипторной памяти 3 и через коммутаторы 34,, 34 производят чтение дескрипторов ДI, Д2 (41, 42) из накопителей 33,, 33 . Эти дескрипторы заносятся в регистры 35 35, а с выходов регистров

17479

2 поступают на входы формирователя управляющих сигналов.

В блоке 36, в соответствии с табл. 2, форм ируются три группы управляюших сигналов: 22 -27; 28; 29- — 30, определяюших режим обращения (запись или чтение) для блоков 3, --3,. Эти сигналы поступают на входы управления коммутаторов 1, — 1, 2,;

2, 4 и обеспечивают передачу соответствующих адресов и информации на входы блоков памяти 3, — -З . Эти блоки производят необходимые операции записи и чтения. Информация чтения поступает через коммутатор 4 на выходы ЗI устройства.

Одновременно происходит дешифрация адресов 14 — 17 и подготовка новых значений дескрипторов с помошью дешифраторов

32, — -32 (в соответствиии с табл. 1).

Новые значения дескрипторов записываются в дескрипторную память 33,, 33 по соответствующим адресам. На этом заканчивается такт работы устройства.

Таким образом, в каждом такте устройство выполняет одновременное бесконфликт ное обращение.по трем адресам записи и одному адресу чтения. Кроме того, в том же такте производится чтение текущих значений дескрипторов и запись новых значений дескрипторов, определяющих новые размешенные информации. На этом такт рабаты заканчивается. Устройство подготовлено к следуюшему ".àêòó работы. Все четыре опращения к памяти производятся одновременно и без конфликтов. Тем самым сушественно увеличивается производительность памяти.

У!ри,иер. ГIусть по адресу чтения 9 из накопителей 33, — — 33 прочитаны дескрипторы Д! Д2=!О. Эти дескрипторы указывают (табл. !), что блок памяти З в данном такте должен выполнить запись по первому адресу записи 6, блок 3 производит запись по второму адресу записи 7; блок З производит чтение по адресу чтения 9; блок 3„ производит запись по третьему адресу записи 8. Далее дескрипторы Дl, Д2, поступают через коммутатор 34 и регистр 35 в б.н)к 36, который формирует сигналы управления чтением и записью, в соответствии с табл. 2 (фиг. 4): сигнал 22 =- 1 сигнал 24 = О сигнал 23 = 1 сигнал 25 = О сигнал 26 = 0 сигнал 29 = 1 сигнал 27 = сигнал 30 = 0 сигнал 28 = 1

Эти сигналы обеспечивают на входах блока 3, первый адрес записи 6 и первую информацию записи 10; на входах блока

3, -- второй адрес записи 7 и вторую информацию записи II; на входах блока 3,— адрес чтения; нг входах блока 3 — третий адрес записи 8 и третью информацию записи 12. Далее одновременно производятся

1317479 все указанные обращения к блокам памяти.

Кроме того, после формирования дескрипторов производится дешифрация адресов

14 — 17 с помощью дешифраторов 32 — 32 и на выходах 37 — 40 подготавливаются коды новых значений дескрипторов для записи в накопители ЗЗ,, 33в . По адресу 14 будут записаны дескрипторы Д1, Д2 =00, по адресу 15 — дескрипторы Д1, Д2 = Oi

Таблица 1

Дескрипторы

Д1, Д2

Блоки памяти накопителя

) з, 3„ 3, 00

ЗПЗ

ЗП2

ЧТ

ЗП1

ЗПЗ

ЗП2

ЗП1

ЧТ

ЗП2

ЗПЗ

ЗП1

ЧТ

ЗП2

ЗПЗ

ЗП1

ЧТ

Таблица 2

Сигнал Логическая формула

Д1 Д2

Д1

Д1

Д2

Формула изобретения

1. Запоминающее устройство, содержащее адресные коммутаторы, выходы которых соединены с адресными входами соответствующих блоков памяти накопителя и с одними адресными входами блока дескрипторной памяти, первый коммутатор записи и коммутатор чтения, отличающееся тем, что, с целью повышения быстродействия устройства, в него введен второй коммутатор записи, причем другие адресные входы и вход синхронизации блока дескрипторной памяти являются соответственно адресными входами чтения и входом синхронизации устройства, один выход блока дескрипторной памяти подключен к управляющим вхо22 Д1 и Д2

23 Д1

24 Д1 v Д2

25 Д1 Д2

26 Д1 и по адресу 1(— дескрипторы Д1, Д2 =11.

Эти коды отражают новое распределение информации в памяти после окончания данного такта работы.

Таким образом, в предлагаемом устройстве памяти в каждом такте производятся одновременно четыре независимых обращения (3 записи + 1 чтение).

Сигнал Логическая формула дам первого и второго коммутаторов записи, другие выходы соединены с соответст45 вующими управляющими входами адресных коммутаторов, а третьи выходы подключены к управляющим входам коммутатора чтения, информационные входы которого соединены с выходами блоков памяти накопителя, а выходы являются информационными выходами устройства, информационные входы первой группы первого коммутатора записи подключены к информационным входам первого блока памяти накопителя и являются информационными

55 входами первой группы устройства, информационные входы второй группы первого коммутатора записи и первой группы второго коммутатора записи яьляются инфор1317479 мационными входами второй группы устройства, а информационные входы второй группы второго коммутатора записи соединены с информационными входами четвертого блока памяти накопителя и являются информационными входами третьей группы устройства, выходы первого и второго коммутаторов записи подключены к информационным входам второго и третьего блоков памяти накопителя, информационные входы первой группы адресных коммутаторов соединены с входами адреса чтения устройства, информационные входы второй группы первого и второго адресных комм утаторов являются входам и адреса записи первой группы устройства, информационные входы третьей группы второго адресного коммутатора и второй группы третьего адресного коммутатора являются входами адреса записи второй группы устройства, и информационные входы третьей группы третьего адресного коммутатора и второй группы четвертого адресного коммутатора являк)тся входами записи третьей группы устройства.

?. Устройство по п. 1, отличающееся тем, что блок дескрипторной памяти содерхкит накопители элементов памяти первой и второй групп, входы которых соединены с выходами соответствующих дегпифраторов, 10 а выходы подключены к одним входам соответствующих коммутаторов дескрипторов, выходы которых соединены с информационными входами регистров чтения, выходы которых подключены к входам формирователя управляющих сигналов, выходы которого являются выходами блока дескрипторной памяти, входы дешифраторов являются одними адресными входами, другие входы коммутаторов дескрипторов — другими адресными входами, а синхровходы регистров чтения — входом синхронизации блока дескрипторной памяти.!

3!7479

1317479

Составитель О. Исаев

Редактор Н. Горват Техред И. Верес Корректор И. Эрдейи

Заказ 2296/46 Тираж 569 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж--35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4