Многоканальный аналого-цифровой преобразователь

Многоканальный аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к измерительной технике и предназначено для измерений большого числа динамических сигналов. Цель изобретения - уменьшение полного времени преобразования - достигается тем, что в многоканальный аналого-цифровой преобразователь , содержащий цифроаналоговый преобразователь , блок управления и цо числу каналов преобразования компараторы , введены устройства выборки-хранения и аналоговые сумматоры, формирователь адреса, блок памяти, два регистра и реверсивный счетчик. 2 з.п. ф-лы, 5 ил. со о: ел 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (1I) Ai (51)4 Н 03 М 1/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

Я," (21) 3971921/24-24 (22) 29.10.85 (46) 15.06.87. Бюл. ¹ 22 (71) Новосибирский государственный университет им. Ленинского комсомола (72) Е.В.Кожухова (53) 621.325(088.8) (56) Балакай В.Г. и др. Интегральные схемы АЦП и ЦАП. — M.: Энергия,1978.

Гнатек Ю.P. Справочник по цифроаналоговым и аналого-цифровым преобразователям. — M.:Pàäèo и связь, 1982, с.425, рис.5.93. (54) МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ

ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной технике и предназначено для измерений большого числа динамических сигналов. Цель изобретения — уменьшение полного времени преобразования — достигается тем, что в многоканальный аналого-цифровой преобразователь, содержащий цифроаналоговый преобразователь, блок управления и по числу каналов преобразования компараторы, введены устройства выборки-хранения и аналоговые сумматоры, формирователь адреса, блок памяти, два регистра и реверсивный счетчик. 2 з.п. ф-лы, 5 ил.

317658 2 дах управления УВХ 4.0 — 4.3; В сигнал на входе управления УВХ 7 (фиг.4) и на инверсном выходе триггера 24 (фиг.5); А, и А„ — сигналы на адресных входах блока 10; Ы/P. — сигнал на входе "Запись-чтение" блока

10; ЕХТК вЂ” сигнал на выходе готовности формирователя 9 адреса; ECHL— сигнал на выходе элемента И ЗЗ;

f0 моменты времени выработки переднего фронта импульса на прямом выходе тактового генератора 25 (i = 0,1,...,29); и t . — моменты стробирования

J т регистра 11 в циклах соответственно

15 грубого и точного преобразования (3 =

= 0,1,...,3); t е — момент окончания полного цикла преобразования; с — величина периода импульсов тактового генератора 25; ЕХСТ вЂ” сигнал на вхо20 де установки "1" триггера 23", GP u

Сà — сигналы соответственно на прямом и инверсном выходах генератора 25;

SP — сигнал на первом выходе демультиплексора 28; CPG — сигнал на выходе ъ инвертора 40; CPL u CNN — сигналы на входах установки "1" триггеров 46 и

47 соответственно; ТС1, TG2, TGÇ, TG4 и TG5 — сигналы на прямых выхода:: триггеров 22,46,47,44 и 45 соот30 ветственно; ССТ, RCT PL и lvP — сигналы на выходах схем 41, 21, 38 и 39 соответственно; EXTN — сигнал на выходе инвертора 34; RADR — сигнал на выходе одновибратора 20; ECNV — сиг35 нал на выходе элемента И-HE 30. ст (1-v (t,, ).ц /2 +П /2

55 где N ст двоичное содержимое счетчика 12; инверсия двоичного числа N, (t; „ ).

1 1

Изобретение относится к измерительной технике и предназначено для измерений большого числа аналоговых динамических сигналов.

Цель изобретения — уменьшение полного времени преобразования устройства путем адаптивного формирова.— ния порядка следования цифровых экви валентов измеряемых сигналов.

На фиг.1 приведена функциональная схема устройства„. на фиг.2 — функциональная схема формирователя адреса; на фи:г.3 — схема блока управления; на фиг.4 и 5 — временные диаграммы, поясняющие работу устройства и блока управления соответственно.

Устройство содержит P-разрядный цифроаналоговый преобразователь 1, аналоговый сумматор 2 с коэффициен— том передачи 2 и аналоговые сумматоры З.О-З.L с единичными коэффициентами передачи, устройства 4.0

4.1 выборки-хранения (УВХ), 1 †ðàçð ный регистр 5, 1 аналоговых компараторов 6.0 — 6.L, (L + 1) УВХ 7, блок

8 управления, формирователь 9 адреса, блок 10 памяти емкостью 2 Н—

К разрядньх слов, Р-разрядный регистр

11 и реверсивный счетчик 12.

Формирователь 9 адреса <-одержит

L âõîäîâûé приоритетный шифратор :3„ элементы И 14.0-14,L, демультиплек— сор 15, элементы ИЛИ 16.0 — 16.L u Lразрядные регистры 17 и 18, Блок управления содержит одновибратор 19,, элементы HE 20 и 21, D — триггеры 22

24, тактовый генератор 25, счетчик

26 импульсов, элемент И-НЕ 27, демультиплексор 28, D — триггер 29; элементы И-HE 30-32„ элемент И 33, элемент НЕ 34„ элементы И-HE 35 и 36, элемент HE 37, элементы И 38 и 39, элемент НЕ 40, элементы И-НЕ 41 и 42 элемент И 43, D — триггеры 44-47, элементы ИЛИ 48 и 49.

На временных диаграммах показаны величины: t — время одного такта т преобразования; u,„è и и, время цикла грубого и точного преобразования соответственно; U „ — амплитудный диапазон устройства; U — величина опорного сигнала; U — U- — сигналы на первых входах аналоговых сумматоров 3.0 — 3.3; " — ц > — си валы на первых входах компараторов 6.0

6.3; ц» — сигнал на вторых входах

7 ОП компараторов 6.0 — 6.3; Uö — сигнал на входе цифроаналогового преобразователя 1; В, — В з — сигналы на вхоУстройство работает следующим образом.

На первый вход аналогового сумма40 тора 2 поступает опорный сигнал U равный (2 Р " ) — 1/2 " " U и на его второй вход поступает выходной сигнал Vö(С) ЦАП 1, равный U (t )

J мс (г, ) U /2, а на выходе сум 5 матора 2 образуется разностный сигнал Uy (t) равный

3 13176

Таким образом, в схеме с одним

ЦАП обеспечивается формирование двух эталонных сигналов, а именно сигнала

Пц(с;), являющегося аналоговым эквивалентом прямого двоичного кода

m„ (t;„ ) счетчика 12 с квантом младшего разряда U /2",и сигнала UI „(с ), являющегося аналоговым эквиалейтом инверсного двоичного кода счетчика 12 с квантом младшего разряда U /2",сдви-10 нутого на полкванта младшего разряда

Б /2 устройства, причем указанный сдвиг позволяет свести методическую погрешность устройства к величине

И+1

+Б„ /2 . Схема построена так, что 15 выход аналогового сумматора 2 подключен через (L + 1)-е УВХ 7 к вторым входам компараторов 6.0 — 6.L — 1, а выход ЦАП 1 — к вторым входам аналоговых сумматоров 3.0-3.L — 1, соеди-20 ненных первыми входами с источниками измеряемых сигналов U — U „, а выходами через УВХ 4.0-4.L — 1 — с первыми входами компараторов 6.0-6.L — 1, выходы которых подключены через ре- 25 гистр 5 к входам управления УВХ 4.0—

4.L — 1 и непосредственно — к входам формирователя 9 адреса, соединенного выходами с адресными входами оперативного запоминающего устройства 10, 30 информационные входы которого подключены к выходам младших разрядов P-разрядного регистра 11, информационные входы которого и входы ЦАП 1 соединены с выходами двоичного Р-разрядно- 35 го реверсивного счетчика 12, что позволяет при одном малоразрядном ЦАП

1 произвести, во-первых, параллельное по всем каналам устройства преобразование входных сигналов U„(t) — Up„(t) 40 методом счета единичных приращений, во-вторых, осуществить это преобразование за два цикла: грубого преобразования с шагом U„/2 измеряемых сигналов Uo(t) — U<„(t), а затем 45 преобразования с шагом U /2 остать ков от этого грубого преобразования, что обеспечивает как независимость полного времени преобразования устройства от числа его каналов, так и 50 его малую величину. Таким образом достигается высокая частота квантования входных сигналов по каждому из каналов и, соответственно, способность измерения большого числа ана- 55 логовых сигналов с достаточно широким частотным спектром при небольших аппаратурных затратах. Так, на время

58 4

t, цикла грубого преобразования эталонн и сигнал U, (t„, ) = Б /2 цг н

U„Б /2 аналогового сумматора 2 запоминается в УВХ 7 и поступает с его выхода на вторые входы компараторов 6.1-6.L, а ступенчато нарастающий в этом цикле от нуля до величины (2 — 1) U„ /2" сигнал Бц(t ) поступает на вторые входы аналоговых сумматоров 3.1-3.L, на первые входы которых поступают измеряемые сигналы

U,(с) — Vt,„ (t), а на их выходах образуются разностные сигналы V< (с .)= г

= Uo (с ) Uu, (t j ) П „(с г1

= U„„(t . ) — U„(t ; ), которые постуг пают через находящиеся исходно в режиме слежения УВХ 4.1-4.L на первые входы к омпар ат ор о в 6 . 1-6 . Ь и ср ав ниваются с сигналом V „(с, ) . Если на интервале t „- — t . „сигнал

Г1 Г -

U><(t) стал равным или меньше сигнала

U> „(с „), что эквивалентно Vö(с ° )—

8+1 1 ц г! — Б /2, то выходной сигнал компараторов 6.1 изменяет свое нулевое значение на единичное. Этот единичный сигнал заносится в момент с „- и

1-й разряд регистра 5 и регистра 18 формирователя 9 адреса. Таким образом, исходно нулевые выходные сигналы

1-ro разряда в указанных регистрах становятся единичными. Единичный сигнал В e(t <. ) регистра 5 переводит

УВХ 4.1 в режим хранения. В нем запоминается остаток U <(tr.) от грубого преобразования сигнала g (t <>. ), равный -Б,„/2 " (U (с,. ) = Up (tv ) х Б /2" + U /2N" . Единичный сигнал поступает с выхода 1-ro разряда регистра 18 через первый вход исходно разрешенного по второму входу единичным сигналом, поступающим с инверсного выхода 1-ro разряда регистра 17, элемент И 14.Л на 1-й вход приоритетного шифратора 13, на выходах которого устанавливается двоичный К-разрядный номер наивысшего из входов, на которые подана "1", а сигнал на его выходе расширения устанавливается при этом в единичное состояние. Такой приоритетный шифратор позволяет при малых аппаратурных затратах реализовать приоритетный шифратор с большим числом входов путем простого объединения выходов расширения нескольких приоритетных шифраторов на ПЗУ с малым числом входов через также мало1317658 входовый приоритетный шифратор на

ПЗУ. Двоичный номер l-ro канала поступает с выходов приоритетного шифратора 13 на адресные входы блока 10 памяти,по которому в Н-разрядную 5 ячейку последнего записывается цифровой эквивалент U (t „ ) сигнала

V„(t, ), хранящийся в регистре 11 на

Ц г1 интервале t, — t .. Так же едиРj ничный сигнал с выхода расширения и 10 двоичный номер Т вЂ” го канала с выходов приоритетного шифратора 13 поступает на информационный и адресный входы демультиплексора 15, в результате чего сигнал на его 1 — м вы- 15 ходе становится единичным и поступает на З.-й вход регистра 17 через первый вход элемента ИЛИ 16.I.. Этот единичный сигнал заносится в -й разряд регистра 17 через время t после мо- 20 мента t . и соответственно единич 3

У ный сигнал прямого выхода g-го разряда регистра 17 поддерживает это

его состояние через второй вход элемента 16. или до конца цикла грубого преобразования (до установки регистра 17 по входу установки нуля), а нулевой сигнал с его инверсного выхода + †разряда маскирует 1-й вход приоритетного шифратора 13,что, 30 во-первых, обеспечивает формирование двоичного номера g-го канала только в то время, когда в регистре 11 хранится цифровой эквивалент грубого преобразования сигнала U<(t ) или

i"j цифровой эквивалент точного преобразования остатка U><(t г )„ во-вторых, позволяет в случае одновременного появления "1" сразу в нескольких раз— рядах регистра 18 (случай равенства 40 сигналов или остатков от грубого преобразования сразу в нескольких каналах) сформировать последовательность двоичных номеров каналов по их приоритету, что обеспечивает возмож- 45 ность хранения промежуточных результатов в блоке памяти, для которого характерен последовательный ввод-вывод данных, и,соответственно, сокращение аппаратурных затрат. Таким об- 50 разом, такая схема позволяет за время 2 t„ öèêëà грубого преобразования н сформировать и запомнить в блоке 10 памяти адаптивную последовательность

Н-разрядных цифровых эквивалентов измеряемых сигналов V,(t .) — UI (г- .) j в зависимости от их значений и приоритета номера канала, а также свести остатки от этого грубого преобразования в каждом канале к величине,не превышающей сигнала П< (t„ ) = (2

Р

1) U /2 + U /2 " и запомнить их в УВХ 4.1-4.L. В конце цикла грубого преобразования в счетчик 12 заносится двоичное число (2 — 1) с его

P выходов предустановки и, таким образом, к моменту t начала цикла точного преобразования сигнала U<(t) устанавливается равным U (t,) = (2 — 1) . U /2", а сигнал сумматора 2 равным U „(t „, ) = U,„/2 " . УВХ 7 переводится в режим слежения в последнем такте грубого преобразования и, соответственно,. ступенчато возрастающий в цикле точного преобразования от величины Ц„/2 до (2 — 1) .

U /2 + U /2 +" с шагом U /2 сигИ нал y„(t .) поступает на вторые 1 входы компараторов 6.1-6.L с выходов УВХ 4.1-4.1, что позволяет путем измерения этих остатков Uy,(t .)—

Р1

-U, „(t .) от грубого преобразования сигналов 6, (t . ) — U Ä (t . ) определить значения P младших разрядов их цифровых эквивалентов. Так, если на интервале t > — tT.. сигнал U> z(t) стал равным йли большим сигнала (t ), то выходной сигнал компаратора 6.1 изменяет свое нулевое состояние на единичное. Этот единичный сигнал заносится в момент t . в 1-й тj разряд регистра 18, в соответствии с выходными сигналами которого на выходах приоритетного шифратора 13 устанавливается двоичный номер этого

1-го канала и сигнал íà его выходе расширения становится единичным. Двоичный номер f-го канала адресует

Н-разрядную ячейку блока 10 памяти с

1-м номером, в которой хранится значение Н старших разрядов цифрового эквивалента сигнала Ug(tг ), а едиг ничный сигнал с выхода приоритетного шифратора 13 поступает в блок 8 управления и разрешает сформировать синхросигнал ЯСНТ., по которому с выходов приоритетного шифратора 13 считывается двоичный номер этого 1-ro канала,вкотором готов N-разрядный результат, а значение Н старших разрядов этого результата считывается с выходов блока 10 памяти и значение

P его младших разрядов — с инверсных выходов регистра 11, хранящего на интервале 1 „; „- t --,,.цифровой эквивалент N,; (t „-;„) сигнала U„(t;; ) и, соответственно, на инверсных выходах — цифровой эквивалент И,, (t . „) т.j -"

13176

7 сигнала П „() и сигнала

U>e(t ) + Um/2

Таким образом, предлагаемая схема с одним эталонным источником для всех L каналов — малоразрядным ЦАП 1

5 обеспечивает формирование адаптивной последовательности N ðàçðÿäíûõ цифровых эквивалентов измеряемых сигналов Ио,(t „.) — V, (t „ ) в зависимого сти от их значений и йриоритета но- 10 н мера канала за суммарное время (2 +

+ 2 ) t которое практически не зависит от числа измеряемых сигналов.

Так, например, на временных диаграммах фиг.4 и 5 показаны процессы, протекающий в таком 4-канальном 4-разрядном устройстве при измерении входных сигналов Up (t) — Бз (С) . Как показано на диаграммах фиг ° 4, в исходном состоянии выходные сигналы регистра 20

5 Во(t о) — Вз(t„) равны нулю и поддерживают режим слежения в УВХ 4.1

4.4 так же, как нулевой сигнал В (t )

» р триггера 24 блока 8 управления поддерживает режим слежения в УВХ 7. В 25 исходном состоянии обнулены регистры 17 и 18 формирователя 9 адреса и, соответственно, все входы приоритетного шифратора 13 размаскированы и на них поступают нулевые сигналы с выходов регистра 18, в соответствии с которыми сигнал EXTN приоритетного шифратора 13 равен нулю. Сигнал W/R на выходе "Запись-чтение" блока 10 памяти равен "1", что соответствует режиму чтения. Двухразрядный счетчик

12 обнулен в исходном состоянии и, соответственно, сигнал U<(t „ ) равен нулю, сигнал U> «(t о) равен U„/4

U /32, а разностные сигналы U<,(t «,)-40 — U (t ) равны входным сигналам

П (0) ПЗ (p) С приходом мент t на вход блока управления 8 запускающего сигнала ЕХСТ начинается процесс преобразования входных 4 сигналов. В цикле грубого преобразования на выходах блока управления вырабатываютсяуправляющие сигналы PL

CSHN, СКСи СР (фиг.5), поступающие на вход суммирования счетчика 12, вход синхронизации регистра 5, входы синхронизации регистров 11 и 18 и вход синхронизации регистра 17 соответственно, а также сигнал записи на входе Запись-чтение" блока 10 памяти в соответстии со значением сигнала EXTN формирователя 9 адреса.

Так, в момент, сигнал В „(t ) устанавливается в "1" и в УВХ 7 запо58 8 минается сигнал U p,(t,. ). Нулевой код счетчика 12 переписывается в регистр 11, а содержимое счетчика увеличивается на единицу. Так как сигнал U (t ) < U »(t o ), то единичный сигнал B„(t, ) переводит УВХ 4.2 в режим хранения, а в первую ячейку

2-разрядного блока 10 памяти записывается двоичный нуль. В момент с сигнал U„(t ÄÄ) равен UÄ/4, содержи— мое регистра 11 становится равным двоичной единице, содержимое счетчика 12 — двоичной двойке, а в регистрах 5 и 18 нулевой и третий разряды устанавливаются в единицу, так как

U>î(t „) < U о„(с,) и U > (t „) <

< Uy»(t„ ) . Соответственно двоичный код единицы заносится вначале в третью, а затем в нулевую ячейку

ОЗУ 10 по приоритету номера канала на интервале t< — t и t<-t ????????????????????????????. ?? ???????????? ?? „???????????? u (t,. ) ?????????? 3 v„,>) <

7 » (t о) To Bo вторую ячейку блока 10 памяти заносится двоичная тройка, а единичным сигналом В (t )

УВХ 4.3 переводится в режим хранения.

В момент с„ УВХ 7 переводится в режим слежения нулевым сигналом В>,(й.„ ), а на интервале t — Т„ после записи последнего результата в блок 10 памяти, т.е. в момент t q> блок управления вырабатывает сигнал RADR установки нуля регистров 17 и 18, что приводит к размаскированию приоритетного шифратора 13 и, соответственно, к разрешению формирования номера любого из четырех каналов устройства в цикле точного преобразования в соответствии с содержимым регистра 18.

В цикле точного преобразования блок управления вырабатывает сиг1Ф налы MN, GRG u GP, поступающие на вход вычитания счетчика 12, вход синхронизации регистров 18 и 11 и вход синхронизации регистра 17 соответственно, а также — синхросигналы ECHL и ECNV . В соответствии с содержимым счетчика 12 в этом цикле преобразова1317658 10 эра в ционными входами блока памяти, адресные входы которого соединены с соответствующими первыми выходами фора- мирователя адреса и являются первыми выходами преобразователя, вход уп) равления соединен с вторым выходом

"з блока управления. а выходы блока пао мяти и вторь:е выходы первого регчста- ра являются вторыми выходами преоб .0 разователя, выход цифроаналогового

: â€,ðåoáðaçoâàòåëÿ соединен с первыми входами аналоговых сумматоров, вторые входы аналоговых сумматоров являются

) cooTветствующими первыми входными шинами преобразователя, а выходы соединены с первыми входами cGo îâ ..тствуюших 1, устройств выборки и хранеых ния, вторые входы которых соединены ту с. соответствующими выходами з-..оро-о й- 20 ;-.егистра первые входь. которогс. соз ;единены с вьгходами соответствук<ших

35 вующими вторыми в:одами второго ре9 ния сигнал Б (t ) ступенчато во

Е ос< стает от величины U /32 до (П„/ч — U /32) с шагом У /16 и в моменты в регистр 18 заносятся результ ты сравнения сигнала U, (t, ) с сигналами УЕо (г; ) - П, 1(го ),0 2( и U> (t„„). Поскольку в момент

;Е <"о ) < оо(t I"о ) по сигналу ECHL с выходов формиров теля адреса 9 считывается двоичный номер первого канала, а сам резуль тат — с выходов блока 10 памяти и инверсных выходов регистра 11. Поскольку в момент t сигнал L (t„,„ (Uc; (,. ), то с выходов формирос nn вателя адреса считывается двоичный номер третьего канала, а результат с выходов блока 10 памяти и инверсн выходов регистра 11 и т.д. К момен

t2 за время (2 + 2 ) г в устро 2

29 стве определены значения каждого и четырех измеряемых сигналов U (t, ) „

U„(t.„), U2(t ) и U,(t,„„),a a устройство установлено в исходное

25 состояние и, соответственно, готово к новому циклу измерения.

Предлагаемое устройство имеет практически незаBIIcHMoe от числа ее каналов полное время преобразования, н равное (2 + 2 ) г., в то время., как время полного преобразования многоканального АЦП порязрадногo уравно— вешивания с цифровой коммутацией каналов равно L 2 ь и L (!< <- 1) - с ..

Yoìïàðàòopo3, перг<ьip входы которых соединены с выходами соответствующих устройс:в выборки и хранения, а вторые входы соединены с выходом (1 +

+ 1) — го устройства выборки и х ане— ния, первый вход которого соединен с выходом (L + 1)-го аналогового сумматора, второй вход которого является шиной опорного напряжения, а второй вход (L + 1) — ro аналогово— го сумматора соединен третьим выходом блока управления, четвертые выходы которого соединены с соответстФ о р м у л а и з о б р е т е н и я

1. Многоканальный аналого †цифровой преобразователь, содержащий циф— роаналоговый преобразователь, блок управления, L компараторов по числу каналов преобразователя, о т л и— ч а ю шийся тем, что, с целью уменьшения полного времени преобразования, введены (L + 1) устройств выборки и хранения и (L 1- 1) анало— говых сумматоров, формирователь ад— реса, блок памяти, два регистра, реверсивный счетчик, первые входы которого соединены с соответствующими первыми выходами блока управления, вторые входы подключены к шине логической единицы, первые выходы соединены с первыми входами блока упразления, а вторые выходы — с входами цифроаналогового преобразователя и. информационными входами первого ре-гистра, первые выходы которогo соединены с соответствующими инфсрмагистра, пятые выходы соединены с соответствующими вторыми входами фор— мирователя адреса,, третий вхоц ко— торого объединен с управляющим входом первого регистра и соединен с шестым выходом блока управления, а второй выход формирователя адреса соединен с вторым входом слока управления, третий вход которого является вторым входом преобразователя, а СЕДЬМОЙ И ВОСЬМОЙ вЫХ 9ДЫ ЯВЛЯЮТСЯ соответственно третьим и четвертым выходами преобразователя.

2. Преобразователь по п.1, о тл и ч а. ю ш и Й с я тем, что формирователь адреса выполнен на при— оритетном шифраторе, L e

Bjio

i 31765S новки в "0 являются третьим входом формирователя, а выходы первого ре— гистра соединены с первыми входами соответствующих элементов И, вторые входы которых соединены с инверсны— ми выходами второго регистра, а выходы — с соответствующими входами приоритетного шифратора, выходы которого являются соответственно первым и вторым выходом формирователя и подключены к соответствуюшим адресным входам и информационному входу демультиплексора соответственно,выходь. которого соединены с первыми входами соответствующих элементов

ИЛИ, вторые входы которых соединены с соответствующими прямыми выходами второго регистра, информационные входы которого соединены с выходами соответствующих элементов ИЛИ соответственно.

3. Преобразователь по п.1, о тл и ч а ю шийся тем„ что блок управления выполнен íà TpKTQBoM ге— нераторе, счетчике импульсов, пяти элементах НЕ, демультиплексоре, семи D-триггерах, восьми элементах

И-НЕ, четырех элементах И. двух элементах 1ЫИ, одновибраторе, выход ко-торого соединен с R-входами гервого и второго D-триггеров, входом первого элемента НЕ, выход которого соединен с первым входом первого элемента И-НЕ, выход которого соецине:; с С-входом третьего D†- триггера, пер— вым входом второго элемента И-НЕ и является восьмым выходом блока, гятыми выходами которого являются выходы одновибратора и тактового гене— ратора, первый выход последнего из которых соединен с входом суммирова— ния счетчика импульсов, вход установки нуля которого соединен с выходом второго элемента И-НЕ, второй вход которого объединен с входом синхро— низации демультиплексора и соединен с прямым выходом че, D триггера, С-вход которого соединен с общей шиной, "..-вход объединен с первыми входами третьего и четвертого элементов И-HF., первым входом первого элемента И, входом второго злемен,а

НЕ и является вторым входом блока„ первыми выходами которого являются выходы второго и третьего элементов

И, пятого элемента И-НЕ и третьего элемента НЕ, вход последнего из ко— торых объединен с С-входом пятого

D-триггера, S-входом шестого D-триг5

55 гера, подключен к выходу шестого элемента И-НЕ, первый вход которого объединен с Э-входом первого Р-триггера и соединен с прямым выходом пятого

D-триггера, S-вход которого и S-вхоi., седьмого D — триггера являются первы— ми входами блока, четвертыми выходами которого являются выход шестого

=,ëåìåíòà И вЂ” НЕ и четвертого элемента

И, первый вход которого объединен с

С-входами первого и второго D-триггеров, вторым входом шестого эгемента И вЂ” НЕ, первым входом пятого эле— мента И вЂ” НЕ, соединен с выходом четвертога элемента HE и шестым выходом блока, седьмым выходом которого язв ляется выход первого элемента И-НЕ, второй вход которого объединен с вторыми входами третьего и четвертого элементов И вЂ” НЕ и подключен к второму выходу тактового генератора, вход которого объединен с С-входом восьмого

D-триггера и подключен к прямому выходу третьего Р-триггера, D-вход соединен с общей шиной, а S âõîä является третьим входом блока, третьим выходом которого является инверсный выход восьмого D-триггера, D-вход которого соединен с общей шиной, а

S âõàä соединен с выходом пятого элемента И-НЕ, второй вход которого объединен с. D-входом второго D — триггера и соединен с прямым выходом седьмого

D-тр:rrepa, D-вход которого и D-вход пятсго П-триггера соединены с общей шиной, а С-вход объединен с R âõîдом шестого Р-триггера и соединен с выходом пятого элемента И-НЕ, прямой выход шестого D — триггера соединен с первьпал входами второго элемента И и первого элемента ИЛИ и вторым входом первого элемента И вЂ” НЕ, а инверсный выход шестого D-триггера соединен с первыми входами второго элемента

ИЛИ и третьего элемента И вЂ” НЕ, второй вход которого объединен с вторым входo>: третьего элемента И-НЕ, первыми входами седьмого и восьмого элемен— тов ИЛИ-НЕ, входом четвертого элемен-.а НЕ и соединен с первым выходом демультиплексора, второй выход которого через пятый элемент НЕ соединен с третьим входом третьего элемента

И-НЕ„ выход которого соединен с R xoqox четвертого D-триггера, прямой выход которого соединен с информационным входом демультиплексора, адресные входы которого соединены с соответствующими выходами счетчика им—

131 пульсов, вторые входы седьмого и восьмого элементов И-НЕ соединены с выходом второго элемента НЕ, а третьи входы объединены с вторыми входами первого и второго элементов ИЛИ соот— ветственно и подключены к прямым выходам второго и первого D-триггеров, а выходы седьмого и восьмого элемен7658 14 тов И-НЕ. соединены с первым и вторым входами одновибратора, выходы первого и второго элементов ИЛИ соединены соответственно с третьими входами четвертого и первого элементов И-НЕ, выход четвертого элемента И-HF, является вторым выходом блока.

i31 7658

1317658

131 7658

w/ã

ECHL

1317658

FACT

ЮНА

Составитель И.Романова

Редактор Л.Пчелинская Техред Л.Олийнык Корректор М. Пожо

2435/55

Заказ

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4

7Ю1

Т02

SHA акоп

Т65

)937

Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5