Частотный детектор декодера секам

Частотный детектор декодера секам

Иллюстрации

Показать все

Реферат

 

Изобретение относится к телевидению и обеспечивает упрощение устройства за счет сокращения числа вычислителей. Частотный детектор декодера СЕКАМ содержит регистры задержки (РЗ) 1,2,5, вычитатели 3,6, вычислитель 4 фазы, блок 7 коррекции фазы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8. Цифровые двоичные слова, соотв. выборкам сигнала У, поступают на РЗ 1. РЗ 1,2 и вычитатель 3 приближенно формируют ортогональную составляющую X входного сигнала. Вычислитель 4 с пределяет мгновенные значения фазы входного сигнала У в пределах от О до 90°. Знаковые разряды сигналов У и X используются в вычитателе 6 и блоке, 7.Модуль угла, поступающего на РЗ 5, во всех квадрантах равен ц , а его знак положит, в I и III квадрантах и отрицат. во II и IV квадрантах. Знаковый разряд ср формируется элементом 8.Текущие значения ср с соотв: знаковым разрядом поступают на вычитатель 6, который вьщеляет разность фаз uCf за время задержки. Разность фаз ц| зависит от сравниваемых значений углов и от того, в каком квадранте они находятся. Погрешность результата исправляется в блоке 7, работа которого поясняется. 1 з.п.ф-лы, 2 ил, 1 табл. с ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1317 92 А1 (59 4 Н 04 N 9/77

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

®СЕ;„, зе

ОПИСАНИЕ ИЗОБРЕТЕНИЯ," ;; j (21) 3986340/24-09 (22) 09.12.85 (46) 15.06.87. Бюл. 9 22 (72) Б.Н.Хохлов (53) 621.397(088.8) (56) Заявка ФРГ N - 3030853, кл. Н 03 D 3/00, 1980.

Авторское свидетельство СССР

У 1238270, кл. H 04 N 9/77, 1983.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54) ЧАСТОТНЫЙ ДЕТЕКТОР gEKOgEPA

CEKAM (57) Изобретение относится к телевидению и обеспечивает упрощение устройства за счет сокращения числа вычислителей. Частотный детектор декодера CEKAN содержит регистры задержки (РЗ) 1,2,5, вычитатели 3,6, вычислитель 4 фазы, блок 7 коррекции фазы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8. Цифровые двоичные слова, соотв. выборкам сигнала У, поступают на РЗ 1. РЗ 1,2

1 и вычитатель 3 приближенно формируют ортогональную составляющую Х входного сигнала. Вычислитель 4 определяет мгновенные значения фазы входного сигнала У в пределах от 0 до о

90 . Знаковые разряды сигналов У и Х используются в вычитателе 6 и блоке

7. Модуль угла, поступающего на РЗ 5, во всех квадрантах равен cq, à его знак положит. в I u ТТТ квадрантах и отрицат. во II u IV квадрантах. Знаковый разряд с формируется элементом

8. Текущие значения < с соотв. знаковым разрядом поступают на вычитатель 6, который выделяет разность фаз а за время задержки. Разность фаз ао зависит от сравниваемых знаке- @ ний углов и от того, в каком квадранте они находятся. Погрешность результата исправляется в блоке 7, работа которого поясняется. 1 з.п.ф-лы,:

2 ил, 1 табл.

1 3176

Изобретение относится к технике телевидения и может бьггь использовано в телевизорах и видеоконтрольных устройствах цветного иэображения.

Цель изобретения — упрощение устройства за счет сокращения числа вычислителей.

На фиг. 1 приведена структурная электрическая схема частотного детектора декодера CEKAM на фиг. 2 — схе- 10 ма блока коррекции фазы.

Частотный детектор декодера CEKAM содержит первый 1 и второй 2 регистры задержки, первый вычитатель 3, вычислитель 4 фазы, третий регистр 5 за- 15 держки, второй вычитатель 6, блок 7 коррекции фазы, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 8, Блок 7 коррекции фазы содержит 20 сумматор-вычитатель 9, матрицу 10, элемент И 11, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 12, инвертор 13 и логический элемент 14.

Устройство работает следующим образом.

На вход первого регистра 1 поступают цифровые двоичные слова, соот-. ветствующие отстоящим друг от друга 30 на такт выборкам сигнала Y sin(4P(t)), где q (t) — мгновенное значение фазы

ЧМ-сигнала. Регистры 1 и 2 задержки и вычитатель 3 приближенно формируют ортогональную составляющую входного сигнала, соответствующую отсчетам функции X = cos(q(t)). Составляющая Y (без знака) поступает на вычислитель 4 фазы, который. дает на выходе мгновенное значение угла а

g (t) в пределах от О до 90 (первый квадрант); Для первого квадранта как сИнус, так и косинус положительны.

Поэтому знаковые разряды сигналов

У и X в вычислитель 4 не вводятся, а используются для работы второго вычитателя 6 и блока 7 коррекции фа.зы.

Модуль угла, поступающего на вход регистра 5 задержки, во всех квадран. тах равен . Знак же его (sign P ) положителен (sign p = 0) в первом и третьем квадрантах и отрицателен (sign g =- 1) во втором и четвертом квадрантах. Для формирования знакового разряда < служит элемент 8 ИС55

КЛЮЧАЮЩЕЕ ИЛИ, на входы которого поступают значения sign Y u sign Х.

В таблице показано,как формируется знаковый разряд sign Q .

Квадранты I II III IV

sign Y

О О

О 1

sign Х

sign q

1 О О 1

Управление элементом И 11 в блоке

7 осуществляется через инвертор 13 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12. На первый вход этого элемента поступает сигнал sign Х непосредственно, а на второй вход — сигнал sign X, прошедший регистр 5 задержки.

В первом и третьем квадрантах на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 поступают одноименные двоичные числа (нули либо единицы), и на его выходе получается "О" (sign q =- О). Во втором и четвертом квадрантах на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 действуют разноименные двоичные числа (нуль и единица) . Поэтому на его выходе выделяется "1" (sign g =- 1). Текущие значения с соответствующим знаковым разрядом. поступают на входы вычитателя 6, на первый вход (соответствующий уменьшаемому) непосредственно, а на второй (соответствующий вычитаемому) через третий регистр 5 задержки.

На выходе вычитателя 6 получается разность фаз Ац за время задержки.

Эта разность зависит не только от сравниваемых значений углов, но и от того, в каком квадранте они находятся. Для некоторых сочетаний углов результат получается с погрешнос- тью, которая и исправляется в блоке

7 коррекции фазы.

Основу блока 7 составляет сумматор-вычитатель 9, на вход которого через многоразрядный элемент И 11 подана константа от матрицы 10.

Кроме сигнальных входов сумматорвычитатель 9 имеет также вход управления>связанный через логический элемент 14 со знаковым разрядом выхода вычитателя 6. Если ь Ч О (sign q = 1), сумматор-вычитатель 9 должен выполнять операцию суммирования, если йц>х О (sign йч = О) операцию вычитания.

131 769:.

Составитель А.Прозоровский

Редактор Л.Веселовская Техред В.Кадар Корректор Л.Пилипенко

Заказ 2437/56 Тираж 638 Подписное

ВНИИПИ Государственного комитета СССР. по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфи еское предприятие, r. Ужгород, ул. Проектная, 4

Формулаизобрения

1. Частотный детектор декодера

СЕКЛИ, содержащий последовательно соединенные первый и второй регистры за- 5 держки и первый вычитатель, второй вход которого объединен с входом первого регистра задержки и является сигнальным входом частотного детектора декодера СЕКАМ, выход перво- f0 го регистра задержки подключен к входу вычислителя фазы, последовательно соединенные третий регистр задержки, второй вычитатель и блок коррекции фазы, выход которого является выходом15 частотного детектора декодера СЕКАМ, причем второй вход второго вычитателя соединен с входом третьего регистра задержки, о тлич а ющийся тем, что, с целью упрощения устрой- 20 ства за счет сокращения числа вычислителей, в него введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен со знаковым разрядом выхода первого регистра задержки, второй вход — со знаковым разрядом выхода первого вычитателя, с дополнительным входом третьего регистра задержки и с вторым входом блока коррекции фазы, а выход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ подключен к знаковому разряду входа третьего регистра зацержки, второй выход которого подключен к третьему входу блока коррекции фазы, а вы— ход вычислителя фазы подключен к входу третьего регистра задержки.

2. Детектор по п. t о т л и— ч а ю шийся тем, что, блок коррекции фазы содержит последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, элемент И и сумматор-вычитатель, второй вход которого является первым входом,а выход — выходом блока коррекции фазы, и матрицу, выход которой подключен к второму входу элемента И, при этом знаковый разряд второго входа сумматора-вычитателя соединен с управляющим входом сумматора-вычитателя через логический элемент, а первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно вторым и третьим входами блока коррекции фазы.