Цифровой измеритель длительности одиночных импульсов

Цифровой измеритель длительности одиночных импульсов

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в измерительных оптико-электронных системах. Цель изобретения - повьппение быстродействия устройства. Цифровой измеритель содержит блок 3 синхронизации, генератор 4 счетных импульсов, блок 5 задержки с п-отводами, элемент 2И-ИЛИ-НЕ 6, счетчик 7, п-разрядные регистры 8 и 9 О./п с Ш О) /. 00 оо со 00 О)

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК д11 4 С 04 F 10/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

RO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4033232/24-21 (22) 21. 01. 86 (46) 23 ° 06.87. Бюл. У 23 (72) С.О. Попов, С.К. Наумов и В.А. Филиппов (53) 681.317.77(088.8) (56) Авторское свидетельство СССР и 1171444, кл. G 04 F 10/04, 1985.

Авторское свидетельство СССР

11 1257600, кл. G 04 F 10/04, 1985.

„„SU„„1318986 A1 (54) ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ДЛИТЕЛЬНОСТИ

ОДИНОЧНЫХ ИМПУЛЬСОВ (57) Изобретение может быть использовано в измерительных оптико-электронных системах. Цель изобретения повьппение быстродействия устройства.

Цифровой измеритель содержит блок 3 синхронизации, генератор 4 счетных импульсов, блок 5 задержки с и-отводами, элемент 2И-ИЛИ- НЕ 6, счетчик 7, и-разрядные регистры 8 и 9

13189 и шины 1,2,13.1-13m и 14.1-14.k вход ного сигнала, обнуления, выходные кода грубого и точного отсчетов соответственно. В устройство введены шифраторы 10 и 11, представляющие

;собой электрически программируемые логические матрицы для реализации преобразования количества выходных сигналов высокого уровня с выходов блока 5 задержки в параллельные двоичные коды, и сумматор 12. 2 табл.

3 ил.

Изобретение относится к цифровой измерительной технике и, в частности, предназначено для использования в из-, мерительных оптико-электронных системах.

Цель изобретения — повышение быстродействия измерений путем уменьшения времени, затрачиваемого на получение кода точного отсчета.

На фиг. 1 приведена структурная схема цифрового измерителя длительности одиночных импульсов; на фиг.2структурная схема блока синхронизации, на фиг. 3 — временные диаграммы работы измерителя для n=8.

Цифровой измеритель длительности одиночных импульсов содержит шину 1 входного сигнала, шину 2 обнуления, блок 3 синхронизации, генератор 4 счетных импульсов, блок 5 задержки

20 с п-отводами, элемент 2И-ИЛИ-НЕ 6, счетчик 7, первый 8 и второй 9 иразрядные регистры, первый 10 и второй 11 шифраторы, сумматор 12 выходные шины 13-13.m кода грубого отсчета.

\ (старших разрядов двоичного кода результата измерения), выходные шины

14. 1-14.k кода точного отсчета (младших разрядов двоичного кода результата измерения).

Блок 3 синхронизации содержит четыре D-триггера 15-18 с синхронными установочными R- u S-входами. Блок

3 синхронизации предназначен для привязки входного сигнала к счетным импульсам, что обеспечивает через элемент 2И-ИЛИ-HE 6 управление по счетному входу работой счетчика 7, который в результате этого просчитывает только число целых периодов счетных импульсов, а также для формирования сигналов режима записи в регистры 8

2 и 9 информации с отводов блока 5 задержки.

Причем шина 1 входного сигнала подключена к информационному входу блока 3 синхронизации и входу блока

5 задержки, выходы которого соединены с разрядными входами регистров 8 и 9, выходы которых подключены к входам шифраторов 10 и 11 соответственно, выходы которых соединены с первой и второй группами входов соответственно сумматора 12, разрядные выходы сумм которого с 1-го по k-й являются выходными шинами,14.1-14.k кода точного отсчета, а выход переноса в (k+1) — é разряд подключен к четвертому входу элемента 2И-ИЛИНЕ 6, первый и второй входы которого соединены соответственно с первым и вторым выходами блока 3 синхронизации, а третий вход элемента

2И-ИЛИ-НŠ— к выходу генератора 4, тактирующему входу блока 3 синхронизации и входам выбора режима регистров 8 и 9, входы синхронизации которых подключены соответственно к третьему и четвертому выходам блока 3 синхронизации, входы установки нуля регистров 8 и 9. — к шине 2 обнуления, входу обнуления счетчика 7 и к входу установки исходного состояния блока 3, выход элемента 2И-ИЛИ-НЕ

6 — к счетному входу счетчика 7, выходы которого являются выходными шинами 13.1-13.m кода грубого отсчета.

Блок 5 задержки с п-отводами имеет общее время задержки на период следования счетных импульсов Т© и времязадержки между отводами на длительность уточняющего дискрета Г,= То/и, где

n — число отводов и, следовательно, число разрядов регистров 8 и 9.

131

Таблица 1

Сигналы на входах шифратора 10 азряды выодного кода шифратора х

1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 0 1 2 3

О О О О О 0 О О О О О 0 0 О 0 О О О О

1 О О О О О О О О О О О О О 0 1 0 0 0

1 1 О 0 О О О О О О 0 О О 0 0 О 1 0 О

1 1 1 0 0 О О 0 О О О О О О 0 1 1 О О

1 1 1 1 0 О О О О О О О О О О О О 1 О

Ф

1 1 1 1 1 О О О О 0 О 0 0 О 0 1 О 0

О 1 1 О

1 „1 1 1 1 1 О О 0 0 О О О 0 0

1 1 1 1 1 1 1 О О О О О О О О

1 1 1 О

1 О 0 0 0 О О О О 0 О 1

1 1 0 О 0 О 0 О 1 0 0 1

1 1

1 1 1 1 1

1 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 0 0 0 0 О 0 1 О 1

1 1 1 1 1 1 1 1 1 1 0 0 О О 1 1 О 1

1 1 1 1 1 1 1 1 1 1 1 1 О 0 О О О 1 1

0 0 1 0 1 1

1 1 1 1 1 .1 1

1 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 О 0 1 1 1

1 1

Шифраторы 10 и 11 представляют собой электрически программируемые логические матрицы, которые программируются таким способом, чтобы реализовать преобразование количества выходных сигналов высокого уровня с

8986 выходов блока 5 задержки (регистров

8 и 9) в параллельные двоичные коды, Для n=16 табл. 1 и 2 истинности преобразований для первого 10 и второго

11 шифраторов выглядят следуюцим образом.

1318986

Таблица 2

Разряды выходного кода шифратора 11

Яигналы на входах шифратора 11

Ь 7 8,9 10 1 2 3 4

1 1 12 13 14 15 16 О

4 5

0 О О О О О д О О О О О О О О О 0 010 О О

О О О О О О О О О О О 0 О О О 1 0 0 О О

0 0 0 0 О О О О О О О О О О 1 О 1, О О 0

О О О О О О О О О О О О О 1 1 1 1 .О О О

О .О О О О 0 О О

0 О О О 0 О 0 О

О О О О 1 1 1 1 О 0)1 О О

1 1 1 О 1 О О

О О 0 1 1

О О О О О О О О О О 1 1 1 1 1 1 О 1 1 О О

О 0 О О О О О О 0 1 1 1 1 1 1 1 1 1 1 О О

О О О О О О О О 1 1 1 1 1 1 1 1 О О О 1 О

О О О 0. О О О 1 1 1 1 1 1 1 1 1 1 О О 1 О

О О О О О О 1 1 1 1 1 1 1 1 1 . О 1 О 1 О . 0 О О О О 1 1 1 1 1 1 1 1 1 1 1 1 1 О 1 О

1 1 1 О О 1 1 О

О О О ° О 1 1 1 1 1 1 1 1

О О 0 1 1 1 1 1 1 1 1 1 1 1 1 О 1 1 О

О О 1 1 . 1 1 1 1 1 1 1 1 1 1 1 1 О 1 1 1 О

О 1 1 1 1 1 1 1 1 1 1 ! 1 1 1 1 1 1 1 О! 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Устройство работает следующим образом.

В исходном состоянии счетчик 7 и 45 регистры 8 и 9 обнулены установочным сигналом нулевого уровня (фиг.За), на шинах 13. 1-13.m и 14. 1-14.k - сигналы "Лог. О". Этим же сигналом в блоке 3 синхронизации D-триггер 15 установлен в нулевое состояние (фиг.Зг), D-триггеры 17 и 18 — в единичное по прямым выходам и, следовательно, в нулевое — по инверсным (фиг ° Зж,з). Нулевое состояние D-триг- 55 гера 16 (фиг.Зд) обеспечивается установочным сигналом íà R-входе с прямого выхода D-триггера 15. Генератор 4 счетных импульсов вырабатывает непрерывную последовательность импульсов с периодом повторения Т (фиг.Зв), которая поступает на тактирующий вход блока 3 синхронизации, на входы выбора режимов регистров 8 и 9 и на третий вход элемента 2И-ИЛИ-HE 6, При наличии нулевого уровня на шине 1 входного сигнала все триггеры блока 3 синхронизации продолжают находиться в исходном состоянии, в котором сигнал с первого выхода блока 3 синхронизации по первому входу элемента 2И-ИЛИ-НЕ 6 запрещает прохождение счетных импульсов периода T на счетный вход счетчика

7. Сигнал логического нуля с третьего и четвертого выходов блока 3 син1318986 хронизации обеспечивает нахождение регистров 9 и 10 в состоянии хранения информации нулевого кода, записанного установочным импульсом (запись нового значения кодов не происходит, так как она возможна только по фронту сигнала на синхровходе регистра).

Преобразование кода в шифраторах 10 и 11 и сложение в сумматоре 12 недают появления на выходе переноса ®О сумматора 12 сигнала логической единицы, следовательно, нет прохождения на счетный вход счетчика 7 импульсов,, четвертого входа элемента 2И-ИЛИ-НЕ 6.

При поступлении на шину 1 входного 1 измеряемого импульса длительностью

Т„ (фиг.Зб) последний поступает на информационный вход блока 3 синхронизации и на вход блока 5 задержки с п-отводами, где преобразуется в и сигналов (фиг. 3 и-p). Эти сигналы с задержкой 7 относительно друг друга поступают с выходов блока 5 задержки с п-отводами на разрядные вхо- 25 ды регистров 8 и 9.

В блоке 3 синхронизации по фронту первого счетного импульса после поступления измеряемого сигнала D-триггер 15 устанавливается в состояние логической единицы (фиг. Зг), снимая установочный сигнал с R-входа D-триггера 16 и устанавливая D-триггер 18 по инверсному выходу в состояние логической единицы (третий выход блока 3 синхронизации). Сформированный таким образом фронт (фиг.Зж) поступает на синхровход первого регистра 8 и перезаписывает на его выходы сигналы с отводов блока 5 за- ., держки. Шифратор 10 обеспечивает преобразование сигналов с отводов блока 5 задержки согласно табл. 1.

Поскольку записи двоичного кода в регистр 9 не произошло, в сумматоре

12 происходит сложение числа с выхода шифратора 10 с "0". На шинах

14.1-14.k присутствует двоичный код уточнения начала импульса.

Вторым счетным импульсом в измеряемом интервале D-триггер 16 устанавливается в состояние логической единицы (фиг.Зд) и разрешает поступление счетных импульсов через элемент

2И-ИЛИ-НЕ 6 (фиг.3e) на счетный вход счетчика 7, который, работая по пере- падам "1" — "0", просчитывает число целых периодов То в измеряемом интервале Т„. Это число в двоичном коде йрисутствует на выходе счетчика 7.

После окончания сигнала измеряемой длительности фронтом первого счетного импульса в блоке 3 синхронизации D-триггер 15 устанавливается в нулевое состояние (фиг.2г), сигналом с прямого выхода D-триггера 15 по R-входу в нулевое состояние устанавливается D-триггер 16 (фиг.2д).

В результате запрещается прохождение счетных импульсов через третий вход элемента 2И-ИЛИ-НЕ 6 на счетный вход счетчика 7, При установке D-триггера

15 в нулевое состояние с его инверсного выхода на синхровход D-триггера 17 поступает перепад "0"-"1", который формирует на инверсном выходе

D-триггера 17 перепад "0"-"1".Этот сигнал с четвертого выхода блока 3 синхронизации поступает на синхровход регистра 9 и, поскольку он существует в момент действия сигнала разрешения на входе выбора режима регистра 9, на выходы регистра 9 переписывается сигнал с отводов блока 5 задержки с и-отводами. Комбинация сигналов с выхода регистра 9 преобразуется согласно табл. 2 в шифраторе 11 в двоичный код. В сумматоре 12 происходит сложение этого кода с двоичным кодом, присутствующим на первой группе входов сумматора. Результат сложения снимается с выходов сумматора 12, с разрядных выходов сумм которого (шины 14.114.k) непосредственно снимается код уточнения.

Если при сложении кодов слагаемых с выходов шифраторов 10 и !1 возникает единица переноса в (k+1)-й разряд, то соответствующий ее появлению перепад "0"-"1" на выходе переноса сумматора 12, проходя через четвертый вход элемента 2И-ИЛИ-НЕ, вызовет увеличение на единицу в младшем pasряде числа на выходе счетчика 7, т.е. увеличение на единицу кода грубого отсчета.

Таким образом, через время Т0 с момента среза входного сигнала процесс измерения заканчивается. В счет/ чике 7 записана длительность входного импульса в периодах счетных ймпульсов Тр, на сумматоре 12 — в уточняющих дискретах 7

При уточнении начала сигнала измеряемой длительности дробная часть

1318986

Фиг. 2 уточняющего дискрета отбрасывается.

Вследствие этого в реальной ситуации невозможно наличие сигналов высокого логического уровня на всех и-отводах блока 5 задержки, и, следова- 5 тельно, такая входная комбинация не содержится в таблице истинности шифратора 10, и число его выходов определяется из выражения log n.

При уточнении конца измеряемого интервала дробная часть уточняющего дискрета округляется до целой добавлением t>. Следовательно, входная комбинация из одних логических единиц в таблице шифратора 11 не исклю15 чается и число его выходов определяется из выражения 1оя и+1, т.е. на единицу больше числа выходов шифратора 10, Этот старший разряд соединяется с входом переноса в младший разряд сумматора 12. Общая погрешность измерения несовпадения начала и конца измеряемого интервала равна Я- .1

Поскольку 0 4 t a7 и О (t i7., то

2- о общая погрешность измерения длительности импульса не превышает уточняющего дискрета С .

Формула изобретения

Цифровой измеритель длительности одиночных импульсов, содержащий генератор счетных импульсов, блок задержки с п-отводами, блок синхронизации, элемент 2И-ИЛИ-НЕ, счетчик, первый и второй и-разрядные регистры, причем выходы, счетчика являются выходными шинами кода грубого отсчета, первый вход элемента 2И-ИЛИ-НЕ соединен с первым выходом блока синхронизации, второй вход элемента

2И-ИЛИ-НŠ— с вторым выходом блока синхронизации, третий вход элемента

2И-ИЛИ-НЕ соединен с входами выбора режима первого и второго и-разрядных регистров, тактирующим входом блока синхронизации и с выходом генератора счетных импульсов, а выход элемента 2И-ИЛИ-НЕ подключен к счетному входу счетчика, вход обнуления которого соединен с входами установки нуля и-разрядных регистров, с шиной обнуления и со входом установки исходного состояния блока синхронизации, информационный вход которого подключен к шине входного сигнала, а третий и четвертый выходы — к синхровходам первого и второго иразрядных регистров, соответственно, разрядные входы которых соединены с соответствующими выходами блока задержки с п-отводами, о т л и ч а юшийся тем, что, с целью повышения быстродействия измерений, в него введены первый и второй шифраторы и сумматор, разрядные выходы которого являются выходными шинами кода точного отсчета, а выход переноса соединен с четвертым аходом элемента 2И-ИЛИ-НЕ, первая и вторая группы входов сумматора подключены к выходам разрядов первого и второго шифраторов соответственно, вход переноса в младший разряд сумматора соединен с выходом старшего разряда второго шифратора, входы первого и второго шифраторов соединены соответственно с выходами первого и второго и-разрядных регистров, вход блока задержки с п-отводами соединен с шиной входного сигнала.

131898б

Редактор В. Данко

Заказ 2510/41 Тираж 370

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 а

Ю

Составитель Л. Плетнева

Техред М.Ходанич Корректор Л. Патай