Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено для быстрого вьшолнення операции деления чисел. Целью изобретения является уменьшение аппаратурных затрат, что достигается введением в устройство дополнительных суммйторов и блока умножения, узла вычисления обратной величины и элемента И-НЕ. Приведение k однорядному коду очередного остатка осуществляется параллельно с образованием k очередных цифр частного.; В устройстве используются при формировании k цифр частного вместо двух блоков деления узел вычисления обратной величииы и блок умножения. 3 ил. S (Л и to ГС

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU 322264 А 1 (5ц 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3954177/24-24 (22) 16.09.85 (46) 07.07.87. Бюл. В 25 (72) P.М. Асцатуров, А.Г. Батюков, А.П. Запольский, Л.Г. Лопато, А.И. Подгорнов и А.А. Шостак (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1249551, кл. G 06 F 7/52, 1984.

Авторское свидетельство СССР

В 1282117, кл. G 06 F 7/52, 1985 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычис лительной технике и может быть применено для быстрого выполнения операции деления чисел. Целью изобретения является уменьшение аппаратурных затрат, что достигается введением в устройство дополнительных сумматоров и блока умножения, узла вычисления обратной величины и элемента И-НЕ.

Приведение k однорядному коду очередного остатка осуществляется параллельно с образованием k очередных цифр частного.: В устройстве используются при формировании k цифр частного вместо двух блоков деления узел вычисления обратной величины и блок умножения. 3 ил.!

3222б4

55 (! 3<>6p(E еl!ii< (1 !«(.13 г< .3 1 ПE; t»(>fif тс;и»ой r exl(JIJ(e )f .-к :(i <(i,! гi, г(р»МЕнс 1)о в бнстрбдействующи.с лрифметических устройствах для выполи(1(ил Опе— рлции деления чисел.

Цель изобретения — упрс>ще ие апплратурных затрат устройства °

На фиг.1 приведена структурная схема устройства для деления; нл фиг.2 — функциональная схс)мл блока м(псропрограммного управления; нл фиг.3 — микропрограмма работы устройства.

Устройство для деле(.ия содержит первый 1 H второй 2 регистры ОстаT ка, регистр 3 делителя, сумматор 4 част»ого, су>(млтор 5 пр) .ул((те.»-.!(ого

Округле Ji)(JI де(11(те Г(я ) уз с., (Г> вы Iи "ле (п>я обратной величины, сумматор 7, блок 8 умножения, нычитлте)п 9, Дополнительные сумматор 10 и блок 11 у))во):;å»ия, элемент И-1П . 2, 13 г >рой

13 и первый 14 коммутлторы) блс>к 1э микропрограммного упрлвлен()Г(,, входы длин(11-: 18 и синхронизации 1I устройствыходы частного 18 » oc гс)ткл 19 у< трОJ(c7)a, вход 20 лог)(ч ской единиустройства, выход 21 пс рвого pel-I(cipa остатка 1, «ыход 22 ре)истра

2, выходы 23 и 24 стлрщ((х р<11рг(Е)ов

fi(pi3o! о и нторого pel iic гров i><. татка, выход 25 регистра е(с)(»тс>.»>1, J)t tot(26 стлрщих рлзрядов рсг»с",)l) дег»ггеля, J3 :-l>.Од 27 суж(л (Орл Ilp! нудительногo

Olс () уг i(e I(!If! ) ВЬГХОД 2 8 у» tt l 1)ы 1llс, lC 131)Я об(>а(ной вс лич»ны, вь,o!J, 29,!0110JIE(J! те.(ь);Ого су .1)(л rop;3, «ы;<>!> 30 !iepclloc-71" fo Г()р;3 „г(>,г(с д 11 >i> Ilтл i !11, в("1«:Од> )2 Долов)п)теJ.> l! )) o 6;tofc". у(;1 .Ожс=(»(я, Ы«сод ."(3 )3 го(я г<) .11!ó(л((рл, в((гХОЕ<)(34 и 3. .) EIC)р«с>» 11 J; (O()()J, 1 (у(1-II(1 блок!($) )не ><(е f!1)Я ) /3> !«-() J (36 (м(1()" тор l. выходы 37 и 38 pë«,«гт»» ле, 11 ны<(итлтс)ля, ВыхОд )9 11(p>lî 1 <) !n! f«tyтлторл, перв(в(, второй, т!)е Ttf!1!, )с t нертый ll пятый(н)входы 40-44 бг<О л:l. »сропро— грамм ного упрлвлс ния .

Блок гик рс>((р<) грлм;))к>1 i> у»р i!3)ieli! со)(ерж(>т блО(;, ) и;!>(я)(1 !»l и ti«мл«Д и с чек lift 4Г).

Первый ре «истр Ос глт)cл 1 — f >I I 1)—

pH.. -3 (JJI;)EIb1Jf ) )f 3 кото рых ОДI 1(3 р«3 3 Г) я!!, PC3C fEO>EOæC Í CЛЕВЛ От 1-. »Я Г >3. 11 П Р1 3р(<Д<>13 cf(p(1«JI От (.tl! >!! i>», В JICXO!! f1!3!, с О < l () Jl «if! 1 13 ) 1 f ) C

i 1 1 C (p e Х р л Н)1 1 (я П (), 1 3 1) i! 11 !11» «< )» (1131,111

К(J(ДЕ:3»М )ГО C>C .3 )JI <К<1, i 13 fl(>(t(C (С 3(1 Ei)1)1 J) «(Г(3;!»Iii l!Ji!11) Г< >:,1(. 3 )Е— ния сумм очередных остатков, фопмируctfbix в устройстве в двухрядном коде (н виде двух чисел: первое число является поразрядной суммой ост т),1, 1 второе — поразряднь)м переносом остатка).

Второй регистр 2 остатка содержит п-pàýðJIäoâ, из которых один расположен слева от запятой, а остальные справа. В исходном состоянии этот регистр обнулен, а в процессе деления в него записываются значения переносон очередных остаткон.

Регистр 3 делителя п-разрядный, причем все разряды расположены справа от запятой. В регистре 3 делителя в исходном состоянии хранится иразрядный двоичный код делителя беэ знака.

Предполагается, что регистры реализованы на основе двухтактных син;ронных DV-триггеров. Запись информлц»и н регистры производится по си(гсро»мпульсу при наличии раэрешаю25 щего потенциала на их )Е входах °

Сумматор 4 частного предназначен для хранения частного.Он также уча-. с т(3 уе т при выполнении операции деле(и(я в процессе формирования пран((ль((ого значения частного. В первом такте деления сумматор 4 частного обнуляется путем подачи импульса со входа 17 синхронизации устройства нл его синхронход и разрешающего

35 »От )(пиала с первого выхода 40 блока 1> нл вход разрешения установки

1)уль сумматора 4 частного.

1(О всех других тактах работы уст90 ройст«1 н сумматоре 4 частного накап, и )(л ется значение частного. Для эток знлчению частного, сформирован1(ому нл предыдущих тактах работы устройстнл и сдвинутому на (1с-1) раз-!

5 р«ДО« влево (,Г3 сторону старших раз()я,>(О)3) приблвляется значение k цифр, ч,t c i (.Ого, сформированных на выходах

33 )с<1(мутатора 13 в текущем такте.

3>;1»сь результ;)тл этого суммирования

;0 « сумм,(тор 4 члстного производится

11«.»н.(поим»ульсу при наличии разре.—

133;(юще) О гfoòc íöJ37ëà на входе разрешеlllfJt !37itècJf, который подключен ко ВТо рому выхс ду 41 блока 15 управления, После злверще)п(я деления образовлн((ое н суммлтopp 4 частного част)3btXO 7 1 8 ч;(с тно(.O ус.тройстнл. Предполагается, что сум3 1 3 )

МатОР Ч т}агт}}Г ГО РГ аЛНВО};}}} }О }}}} так же, как и в н }вест}}ол} устройстве, г. е. на основе к} мб}}национного сумматора и рс гистра. ч}орл}}}рование k цифр част}}nг о }}а каждом такте работы устрг}й с тв» и роизводится путем умножения значения однорядного кода усеч е ffffol «с та тка, сформиров<анноf о н;} Efh}_#_0Jlах ?9 }}т с}ро—

ro сумматора 10, на значенис стари}их разрядов обратной величины yc e«e}»ного делителя. Чтобы устранить возможность получения в устройстве цифр частного с избытком значение старших разрядов делителя, хранимого

В 1}ег}}стре 3 делителя, увеличивает=я на единицу млад}}}его разр}}ца в сумматоре 5 принудительного округления делителя, Так как в устройстве при формировании k цифр частного используются старшие разряды ос татка, полученные при приведении на сумматоре 10 к однорядному коду старших разрядов двухрядного кода остатка, то становится возможным образование неправильного значения k цифр частнсго.

Если значение старших разрядов приведенного остатка, полученного на вьгмодах 36 суммы сумматора 7, равно нулю, то при формировании однорядного кода старших разрядов остатка путем сложения во втором сумматоре

10 старших разрядов двухрядного кода остатка возможно получение значения суммы на выходах 29 сумматора 10 меньmего, чем нуль на единицу младшего разряда, т.е. янязения 1,il,1, t где 1 — количество старших разрядов остатка, участвующих в формировании циФр частного.

Для исключения возможности получения в этом случае неверного значения k цифр частного в устройстве предусмотрена блокировка (формирование значения k цифр частного, равного нулю) цифр частного, полученнъ}х на выходах 32 блока 11 умножения, путем подачи на управляющий вход коммутатора 13 уровня логического нуля с выхода 31 элемента И-НЕ 12.

Уровень логического нуля на выходе 31 устанавливается в том случае, если значение однорядного кода усе2? 6- }

5 I0

}5

55 lf }f}f(> ГО О С Т

P присутствует сигнал }}} гичсской еди}п}цы на выхoEEå 30 пpðå}}оcа в старшие разряды сумматора 7 ° Во всех дру— гнм случаях на выходы ЗЗ коммутатора

13 пропускается значение k цифр с выходов 32 блока 11 умножения °

Сумматор 5 принудительного округления делителя является комбинационной схемой. В нем осуществляется при нудительное округле}гие делителя пуТрМ прибавления к значению старших разрядов делителя, поступающих на входь} сумматора 5 с выходов 26 регистра 3, единицы в младший разряд, поступающий на вход переноса сумматора принудительного округления делителя через вход 20 логической единиць} устройства.

На выходах 27 сумматора 5 образуется значение старших разрядов делителя, увеличенное на единицу младшего разряда. Этим самым устраняется возможность получения на выходах 33 коммутатора 13 частного с избытком.

Узел 6 вычисления обратной величины производит вычисление значения старших разрядов обратной величины от принудительно округленного значения старших разрядов делителя, поступающего на входы узла 6 с выходов

27 сумматора 5, На выходах 28 узла

6 формируется значение старших разрядов обратной величины принудительного округления усеченногс делителя.

Определим, какое число старших разрядов делителя, остатка и обратной величины принудительно округленного усеченного делителя необходимо обрабатывать в устройстве, чтобы получить на выходах 33 коммутатора 13 значение k цифр частного с точностью до единиг}}} их младшего разряда.

Это число в первую очередь зависит от диапазона значений делимого и делителя. Пусть делимое Х и делитель Y есть нормализованные положительные двоичные дроби, т. е. 1/24Х<1 и

1/2 < у < 1. Это справедливо только на первом шаге деления, В дальнейшем же, когда в роли делимого выступают промежуточнъ}е остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое X в предлараемом устройстве может изменяться в пределах 0<Х<2У.

Покажем, что при принятым допуще1 322264 кл, получаемого приведением к однорядному коду старших разрядов двухрнпного кода остлткл от зцлчения ст,зршпх разрядов остл r«rr, получаемо1О ПРИВЕДЕНИЕМ К ОДНОРЯДззоМУ КОДУ Г разрядов двухряд««ого код, з остатка

С2 = С-С,, Х„= Х вЂ” Х,, Y„— — Y-Y °

Покажем, что лбсол» гн-.я погрешнос гг. F (разность между з«зл»зе«зисм

««» стного, получаемым при дсз«с1«ии ирл зрядfûõ чисел, и 1 «r;1че цем част Hoго, «11»1«у-«лемым путем умножеш1я .-значения старших (k+4) рл «psrrrnrr однорядного кодл остатка, полученного при приведении к однорядному коду старших (k+4) рлз рядов двухря ««rol о кодл остлткл, на значение стлрщих ()<+2) разрядов обрлтной вепз«чины от принудительно округленньх с«лрших (k+3) разрядов делителя) при тoM .злкпюченл и пределах

Х - () -1)

0 =- — — (Х вЂ” Р) . (C-С ),:2

» t

Выполнение левого условия очевидP<1Ш1Ч11МСЯ 11»1П1«» ДОКЛЗЛ нецстнл

«зо, по «тому ol т..r«Стноы ««ЕP;1

Х

E = — — (Х,-P) (С-С,): 2

,. »1

i)лксимл11ьнля ззо» рсг;но«ть»; будет н 11»м с 1»»чл е Ko r »1«1 ниях для получеш«я пл ны.;одлх 3 ) коммутатора 13 k двоичных цифр члстного о точностью до едиш«цы их мп rjrrrl« I о разряда достаточно обрлблтывлть (k+4) старших разрядов делимого (один разряд слева от запятой и () .+3) разрядов справа от запятой), (k+3) старших разрядов делителя Y (все разряды находятся спрлва от злпятой) и (Е+2) старших разрядов обратной величины принудительно округленного усеченного делителя (один разряд слева от запятой и (k+)) разрядов справа от запятой).

Пусть Х, — значение стлрших (1+4) разрядов приведенного и-разрядного остатка Х, Y„ — знлченис стлрших (k+3) рлзрядов дегителя У, Г, — знлченпе стлршнх ()<+2) рлэр«1дов обрат««ой непззчины С принудите TII>rro округленного усеченного делителя. Тогда (Х,-P)значение усеченного остл rr,o, цопучлег «ого приведением к однорядному коду стлрп«их разрядов двухрядного кодл остлт«<л, где P — величина, цл ко ropyvr отличается значение;.сеченногo остлтР =-2 (),,ф»)

» С=С =-2

-() » 1!

С

2 2 мд»с учетом этогo и того, что

5 С = 1/(Y +2 — (<.з! получим — — (Х,-2 ) t1/(Y, +2 )-()»+1) (%- 1) -(h.+3) Х Х„вЂ” 2 -()<+1) 15 Y Y)+2 (а!1 -()- ) 2 )с2 (Х—

Эти соотношения выполняются при

«зсех значениях делителя 7, заключен«гого в пределах 1/2 Y<1. Таким образом, в сумматоре 5 принудительного округления делителя производится добавление к значению (k+3) старших разрядон делителя, хранящегося в регистре 3 делителя, единицы в младший разряд.

В узле 6 вычисления обратной ве личины формируется значение (k+2) стлрших разрядов обратной величины принудительцого округленного усеченного делителя. В сумматоре 10 производится приведение (1+4) старших разрядов двухрядного кода остатка, хранимого н регистрах 1 и 2. остатка, 35 в ojr«op««jars»rrr код.

В блоке 11 умножения производится умножение значения (k+4) старших разрядов остатка, полученного путем приведения к однорядному коду старших (k+4) разрядов двухрядного кода остатка, на значение старших (k+2) разрядов обратной величины принудительного округленного усеченного дел11тепя. При этом значение k-разрядного частного, получаемого на выходах 33 коммутатора 13, может быть либо равно значению старших 1< разрядон частного, получаемого при делении п-разрядных чисел, либо меньше его на единицу младшего разряда с весом 2

С помощью коммутатора 14 осуществ55 ляется передача на информационные входы регистрл 1 остатка. либо делимого с входа 16 устройства, когда на первом выходе 40 блока 15 формируется сигнал логической единицы, либо

1322364 тупают п-разрядные двоичные коды делимого Х и делителя У(здесь предполагается, что делимое и делитель прл- !О нильные положительные дроби ), а счетчик 46 блока 15 установлен в исходпамяти микрокомлнд считывается микрокоманда 1, которой соответствуют управляюшие сигналы Y40, Y 42, У43 (фиг.4) . В р» у ьтате этого соответ-20 равления устанавливаются уровни логической единицы.

25 равное нулю.

55 резуль глтл у <>бра >иванн»го нл выходах

37 пер»ой группы»ь>читателя 9, когда нл втором выходе 41 блокл 15 формируется сигнал ло>ической единицы °

Устройство для деления работает следующим образом.

На вход 16 данных устройства посное нулевое состояние.

По содержимому счетчика 46, которое служит адресом обращения к памяти микрокоманд блока 15, из блока 45 ственно нл первом, третьем и четвертом выходах 40, 42 и 43 блока 15 уп—

Под действием этих управляющих сигналов коммутатор 14 пропускает на информационные входя> перного регистра 1 остатка делимое Х с входа 16 устройства, регистры остатка 1 и делителя 3 подготовлены к приему информации так клк на их входах разрешения записи присутствуют потенциалы логической единицы, а второй регистр 2 остатка и сумматор 4 частного настроены на обнуление, С приходом первого импульса на вход 17 синхронизации устройства производится запись двоичных кодов делимого Х и делителя Y в регистры соответственно 1 и 3, а также обнуление регистра 2 остатка и сумматора 4 частного и установка счетчика

46 блока 15 в состояние "1". С момента окончания действия первого импульса на выходе 17 синхронизации устройства заканчивается подготовительный этап и начинается собственно деление, в процессе которого в течение m m (k-1)+! двоичных цифр частного, В некоторых случаях целесообразно подготовительный этап организовывать двухшаговым, причем на его первом шаге осуществлять запись только делителя Y в регистре 3 делителя, а на втором шаге произвести запись делимого в регистр 1 остатка и обнч»ять

45 регистр 2 о> тл гl.:;»> сумматор 4 члстного. )тим ср>мь>м об>еспечивается меньшая длительность такта работы устройствл, тлк клк временная задержка суммлторл 5 и уэлл б не будет влиять в этом случле на нременньп цикл работы устройствл.

В тех же случаях, когда операнды не могут быть загружены в регистры

1 и 3 одновременно (например, при последовательной их выборке из памяти) необходимо всегда в первую оче— редь записывать делитель, а потом уже делимое.

В первом такте собственно деления по значению старших разрядов делимого Х (на следующих тактах в роли делимого будет выступать остаток, хранящийся в регистрах 1 и 2 в двухрядном коде) и делителя Y на выходах

32 блока умножения 22 формируется двоичных цифр частного. Параллельно с работой сумматора !0 и блока 11 умножения работает первый сумматор

7, который преобразует двухрядный код текущего остатка в однорядный код.

По значению сигнала переноса в старшие разряды этого сумматора, формируемого на выходе 30 сумматора 7, и значению однорядного кода усеченного остатка, полученного при проведении старших разрядов двухрядного кода остатка на выходах 29 сумматора

10, осуществляется окончательное фор. мирование k цифр частного °

Если сигнал переноса в старшие разряды первого сумматора 7 соответствует уровню логической единицы, а значение (k+4) разрядов на выходах

29 сумматора 1>> равно l,l...>, на

k т выходе 31 элемента И-НЕ 12 формируется сигнал логического нуля, который устанавливает значение k цифр частного на выходах 33 коммутатора 13, Во всех других случаях в качестве k-разрядного частного в устройстве используется значение k цифр частного, сформированных нл выходах 32 блока 11 умножения. Сформированное на выходах 33 коммут 1Т0рВ !3 k-pB3» рядное частное Z, (нл следующих тактах Z, где i — номер такта собственно деления) поступает на информационные входы мллдпих разрядов сумматора 4 частного 4.

1322264

11с) пьсходлх 3 1 и,5 1 .-, )кл 8 умнсже)п1я образуется 1э двухрядном коде произведение Y . /, а с помо1п ю вы 1 читлтеля 9 формируется рлзность

Х-Ъ 7.„ в двухрядном копе, котос)ля в дальнейшем служит остатком и подается на информационные входы второй группы коммутатора 14 и регистра

2 остатка со сдвигом и l (k+1) pлзрядов влево (в сторону старших рл рядов). Одновременно с этим из OJIQK»

45 памяти микрокомлнд блока 15 считывается микрокомлнда 2, которой соответствует упрлвляющие сигналы

Y4l, Т42 и соответственно нл втором и третьем выходах 41 и 42 блок» 15 уст»в»влив»ются уровни логической едипипы.

Под действием з п1х упр;п)ляющпх сигналов коммутатор 14 пропускает нл информационные входь1 первого регистра 1 остатка резу.п тлт с выходов 37 вычитателл 9, рег1ьстры 1 и

2 остатка и сумматор 4 частного подготовлены к приему пвформлцип. С приходом второго импульс» ;!л вход 17

cItIt:сронпзлции устройс т11» в регистры остаткл 1 и 2 злппс);пэлется сформи1>oil»IIIII fi на выходлх 37 и 38 lt",читателя 9 двухрядный коц остлтка, в

1 Jftt«JIIIte разряды cut»;Iторл 4 част 1ого

;»носится k старших ппфр члстного, с Ieт 1111; 4(> блок» 15, Ä I »II;t«IJIIIJ<11)э 11 с .1 ся в сос тояш1е

Апллог1п1 ым обрл эом устройство

1),1б)Отлет 1f Б др Гпх т»1<т-fx °

11 каждом тлкте старшая двсэичнля цифра из k o«epe«I!f 1>; цифр частного, с)бр»зовлнных на выходах 33 коммутатора 13 и пос туплюшпх 11» ипформацис) пн),1е входы мллдших p;lзр;1дов суммаорл 4 частного, подсуммпру) тся к младшему двоичному рлзрэ)пу содержимого сумматора 4 частlfnl .l, сдип утому на (k-1) рл эрядов и caopoIIy его старших разрядов.

После выполнения последнего (и)+1) такт;1 нл вь)ходе 18 частного устрой1 TBл образуется Tl-рлзр;1дное чл нее, «л выходе 19 остатка устропствс1 образуется и-разрядньп1 остаток, Од;1оярс менно с .этим из блок» 45 na1Itти мпкрокомлнд блок» 15 считывается м11к рс) 1ссэ))ли 1» (tl1+2 ) кото рь)й со»тветствус 1 упр»1)ляэ)щ)гй сигfl;lJI 744

С)ЭОт11ЕтС 1 ): С: ПО НЛ ПЯТОМ ВЫХОДЕ

l) tI1tI;;l 1 э у, тл II;1!IJIIIII;ioтс я рсэнень сосдинев с первым управляющим входом первого коммутатора и входом установки в 0" второго регистра остатка и

1 сумматора частного, вход разрешения записи ксэторого соединен с уходом разрешения»»ttltc и второго регистра остяка, вторым управляющим входом первого коммутатора и вторым выходом блока микропрогрлммного управления, третий и четвертый выходы которого соединены с входами разрешения записи соответствиеfflttt первого регистра

5

f0

45 логической единицы, сигнллизирующий об оковчлпии операции деления.

Ф о р м у л л и з о б р е т е н и я

Устройство для деления, содержащее два регистра остатка, регистр делителя, сумматор частного, сумматор, блок умножения, вычитатель, два коммутатора, блок микропрограммного управления, причем вход данных устройства соединен с информационным входом регистра делителя и первым и«формационным входом первого коммутатора, выход которого соединен с информационным входом регистра остатка выход которого соединен с первым информлционным входом сумматора, выхор суммы которого соединен с входом

1 уменьшаемого вычитателя и является выходом остатка устройства, второй информационный вход первого коммутатора соединен с выходом разности вычитателя, выход заема которого соединен с информационным входом второго регистра остатка, выход которого соединен с вторым информационным входом сумматора, выход регистра делителя соединен с первым информационным входом блока умножения, второй информлцио11н1 1й вход которого соединен с вьгходом второго коммутатора и информационным входом младших разрядов сумматора частного, выход которого является выходом частного устройства, выходы первой и второй группы блока умножения соединены с входами вычитлемого первой и второй группы вычитателя соответственно, вход синхронизации устройства является спнхровходом блока микропрограмного управления и соединен с входами сэпсхронизации первого и второго регистров остатка, регистра делителя и сумматора частного, первый выход блока микропрограммного управления

)32226 остатка и регистра делителя, пятый выход блока микропрограммного управления является выходом сигнализации окончания деления, о т л и ч а ющ е е с я тем, что, с целью 5 уменьшения аппаратурных затрат, в него введены дополнительный сумматор, сумматор принудительного округления, узел вычисления обратной величины, дополнительный блок умножения, эле- 10 мент И-НЕ, причем выходы старших разрядов первого и второго регистров остатка соединены соответственно с первым и вторым информационными входами дополнительного сумматора, выход ко- 15 торого соединен с первым информационным входом дополнительного блока

4 12 умножения и первым входом элемента

И-HF,, второй вход которого соединен с выходом переноса сумматора, выход элемента И--HF. соединен с управляющим входом второго коммутатора, информационный вход которого соединен с выходом дополнительного блока умножения, второй информационный вход которого соединен с выходом узла вычисления обратной величины, вход которого соединен с выходом сумматора принудительного округления, информационный вход которого соединен с выходом старших разрядов регистра делителя, вход переноса сумматора принудительного округления является входом логической единицы устройства.

1322264

40 4/ 42 43 44 !

I !

I ! б

Фиг. 2

m ваквод

©иг. Я

Составитель Н. Меркелова

Редактор П. Гереши ТехредА.Кравчук Корректор Л. Патай

Заказ 2864/44 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4