Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных арифметических устройств. Цель изобретения - расширение функциональных возможностей за счет выполнения операций умножения и извлечения квадратного корня над операндами с фиксированной запятой и повышение надежности. Предлагаемое устройство содержит регистр 1, три коммутатора 2-А, преобразователь 5 прямого кода в дополнительный, матричный умножитель 6, сумматор 7, блок 8 устранения сбоев, формирователь 9 готовности, группу элементов ИЛИ 10, тактовый вход 11, две входные информационные шины 12 и 13, управляющие входы 14-16, выходную информационную шину 17 и выход 18 сигнала готовности с соответствующими связями. Блок 8 устранения сбоев содержит 2п одно (Л х NO Ю ND VJ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (ll) (я)4G06 F 7 544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

С:

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4052863/24-24 (22) 20.03.86 (46) 07.07.87 ° Бюл. )(25 (71) Институт проблем моделирования в энергетике AH УССР (72) В,Н.Белецкий, М.Н.Кулик, Н.А.Твердохлеб, Ю.М.Трофимов, С.В.Матвеев и Ю.И.Кальганов (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 920712, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

11II 802962, кл. G 06 F 7/52, 1978. (54) BbPiHCJIHTEJIbHOE УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных арифметических устройств, Цель изобретения — расширение функциональных воэможностей за счет выполнения операций умножения и извлечения квадратного корня над операндами с фиксированной запятой и повышение надежности. Предлагаемое устройство содержит регистр 1, три коммутатора 2-4, преобразователь 5 прямого кода в дополнительный, матричный умножитель 6, сумматор 7, - блок

8 устранения сбоев, формирователь 9 готовности, группу элементов ИЛИ 10, тактовый вход ll, две входные информационные шины 12 и 13, управляющие входы 14-16, выходную информационную шину 17 и выход 18 сигнала готовности с соответствующими связями. Блок

8 устранения сбоев содержит 2п одно1322 вибрлторов (I де ll — рлзрядпость опе— рандов), и элементов задержки, группу из п элементов И, группу из и элементов ИЛИ, элемент И, элемент ИЛИ-НЕ, элемент И-НЕ. Формирователь 9 готовности содержит группу из двух одновибраторав, элемент И11И, элемент И-НЕ и элемент И. Устраиство осуществляет

271 оперлппю умножения с помощью комбинационного матричного умножптеля и операции де 1ения и извлечения квадратного корня с Ito. îùb133 совокупности умножителя и суммлтарл клк результат

РЕЛЛИЗЛЦПИ ИтЕРаППОППЫХ ЛЛ1ОРИтМОВ х =(1-a)x +13 и х =(1-х )х +Ь соответственно. 2 з.п. ф пы, 3 ил.

Изобретение относится к вычислительной технике и может быть использавала при построении специализированных арифметических устройств.

Цель изобретения — расширение функ-5 циональных возможностей за счет Выполнения операций умноже13ия и извлечения квадратного корня нлд операндами с фиксированной запятой и повышение надежности °

На фпг. 1 представлена функциональная схема устройства; на фиг. 2 функциональная схема блока устранения сбоев; на фиг. 3 — функциональная схема формирователя готов- 15 ности.

Вычислительное устройство содержит регистр 1, первый 1, вгорой 2 и третий 3 коммутаторы, преобразователь 5 прямого кода в дополнитель- 20 ный, матричный умножитель 6, сумматор

7, блок 8 устранения сбоев, формирагатель 9 гоговности, Iруппу элеменIoI iL 1И 10, тлктаный вход 11, первую

12 и в горую 13 входные информационные 25 шины, первый 14, второй 15 и третий

16 управляющие входы, выходную информационную 1ципу 17 и выход 18 сигнала готовности.

Глзряд13ые выходы регистра 1 соединены саответствеш3о с входами nepE3b». групп первого 2, второго 3 и третьего 4 коммутаторов. Входы второй группы второго ко3мутлторл 3 соединены соответственно с разрядами первой входной информационной шины 12, ВходЬ1 второй группы первого коммутатора 2 соединены соответственно с

pлзрядлм33 ВтОрОЙ ВКОднОЙ инфармаци 40 о1шой шины 12 и с входами второй

1 руппы сумматора 7, входы первой

Гpjjttllt t которОгО сОединены ОООт Et pTcT венно с разрядными выходами матричного умнажителя 6.

Разрядные выходы сумматора 7 соединены соответственно с информационными входами блока 8 устранения сбоев, информационные выходы которого соединены соответственно с информационными входами регистра 1. Выходы первого коммутатора 2 соединены соответствеш3О с входами первой группы матричного умножителя 6, входы второй группы которого соединены соответст eE1IIo с выходами преобразователя 5 прямого кода в дополнительный, разрядные входы которого соединены соответственно с выходами второго коммутатора 3.

Разрядные Выходы матричного умножителя соединены соответственно с входами второй группы третьего коммутатора 4, г3ыхады E QTopQга сОI .;IIII låïû со атветствеш3О с разря;1лми 3ыхо,н1ай информационной шины 17 устрайс 1п3, первый управляюпл1й вход 14 которого соединен с первым входом первого элемента

ИЛИ 10 группы, управляющим входом первого коммутатора 2 и входам блокировки формирователя 9 готовности, Второй управля1ащий вход 15 устройства соединен с вторыми входами первого и второго элементов ИЛИ 10 группы, третий управляющий вход 16 устройства соединен с первым входом второго элемента ИЛИ 10 группы, выход которого соединен с управляющими входами преобразователя 5 прямого кода в дополнительный3, третьего коммутатора 4 и с входом кода операции формирователя

9 готовности, Выход первого элемента ИЛИ 10 группы соединен с управляющим входом второго коммутатора 3. Управляющий

35 з 1322 выход блок» В у< транения < боев соединен с входом ра sp<шення формирователя 9 готовности, выход которого соединен с выходом сигнала готовности устройства. 5

Блок 8 устранения сбоев содержит

2п одновибраторов 19 (где п — разрядность операндов), и элементов 20 задержки, группу ия п элементов И 21, группу из и элементов ИЛИ 22,,элемент И 23, элемент ИЛИ-HF. 24 и элемент И-HF, 25. Входы i-го и (i+1)-го одновибраторон 19 и i-го элемента 20 задержки соединены с i-ми информационными входами блока (где i=1,2.

n). Выходы i-х одновибраторов 19 соединены с первыми входами i-х элементов И 21 группы и с i-ми входами элемента И 23, Выходы i-x элементов 20 задержки соединены со вторыми входа- 0 ми i-x элементов И 21 группы, выходы которых соединены с первыми входами

i-x элементов ИЛИ 22 группы, выходы которых соединены соответственно с информационными выходами блока.

2S

Выходы (i+1)-х одновибраторов 19 соединены соответственно со вторыми входами i-x элементов ИЛИ 22 группы и с i-ми входами элемента ИЛИ-HE 24, выход которого соединен с первым вхо30 дом элемента И-HE 25, второй вход которого соединен с выходом элемента И 23, а выход элемента И-HE 25 соединен с управляющим выходом блока

8 устранения сбоев, Формирователь 9 готовности содержит группу из двух одновибраторов 26, элемент ИЛИ 27, элемент И-НЕ 28 и элемент И 29.

Вход блокировки формирователя соединен с первым входом элемента HJIH

27, второй вход которого соединен с входом разрешения формирователя. Выход элемента ИЛИ 27 соединен с пер45 вым входом элемента И-НЕ 28 и входами запуска первого и второго одновибраторов 26 группы. Вход кода операции формирователя соединен со вторым входом элемента И-HE 28 и с входом сбро са второго одновибратора 26 группы, выходы элемента И-HE 28 и первого и второго одновибраторов 26 группы соединены с первым, вторым и третьим входами элемента И 29, выход которого соединен с выходом формирователя 9 го товности.

Устройство работает следующим образом.

27I 4!!рн выполнении операции умноже— ния первый операнд поступает на информационную шину 12 и через коммутатор 3 и преобразователь 5, который в данном режиме транслирует поступающ .й на его вход операнд беэ его преобразования, поступает на входы второй группы умножителя 6. Второй операнд поступает на информационную шину 13 и через коммутатор 2 на входы перной группы умножителя 6.

На вход !4 поступает логическая

"1", а на входы 15 и 16 — логические

0". В результате чего время окончания переходных процессов в узлах устройства на выходе 17 формируется результат произведения, Сигнал готовности на выходе 18 формируется следующим образом.

При переключении "0" в "1" на входе 14 запускается одновибратор 26(l), длительность отрицательного импульса на выходе которого не меньше, чем время окончания переходных процессов в узлах устройства, осуществляющих выполнение операции умножения. По окончании этого импульса на выходе

18 формируется логическая "1", свидетельствующая о готовности устройства к выполнению следующей операции.

Частное от деления Ь на а находит- ся в результате реализации итерационного алгоритма х =(1-а) х +b= $a)„„x +Ь, b с à, k 0,1,2,..., (1) где (а), — дополнительный код операнда а, Алгоритм (1) сходится при

0 а 1. Начальное приближение х =b записывается в регистр 1 следующим образом.

На вход 12 задается код логического "0" на вход 13 — операнд Ь, на вход 14 — уровень логической "1", а на входы 15 и 16 — уровень логического "0". Через время окончания переходных процессов в коммутаторе 3, преобразователе 5, умножителе 6, сумматоре 7 и блоке 8 устранения сбоев на втором входе регистра 1 присутствует код числа Ь, который при поступлении логической "1" на первый вход регистра 1 записывается в него. Одновременно с поступлением логической

"1" на первый вход регистра 1 на вход 12 задается код числа а, на вход

15 — "1", что приводит к формированию первого приближения частного х .

1322271

Назначение блока 8 устранения сбоев состоит в том, чтобы устранить сбои в формировании значений разрядов на выходе сумматора 7 на время t t +i, л л где = „„,- „„„, MaKc =шах;, „,„= 5

=ппп г,;, i=l,n,, — время формирования i-го разряда значения (a) <„„ x +b.

После записи в регистр 1 значения х, на выходе сумматора 7 начинает формироваться значение х,, при- 1О чем сбои, порождаемые комбинационными схемами и неодновременностью в формировании разрядов значения (а) +

+Ь, устраняются блоком 8, В дальнейшие моменты времени фор- 15 мируются приближения х, х4 р х

=х„„=х ° В результате из уравнения

4 х =х -ах +Ь имеем х =b/a.

Сигнал готовности при выполнении операции деления формируется следу- 2р ющим образом.

При поступлении "1" на вход 14 запускается одновибратор 26 (1) на

Время, не меньшее, чем сформируется значение Ь на выходе сумматора 7 и запустится какой-либо иэ одновибраторов 19. После этого поочередно начнут запускаться одновибраторы

26 (2) и 26 (1) (соответственно по переднему и заднему фронтам сигналов, Зл поступающих на вход (3) формирователя 9). Длительность отрицательного импульса, формируемого одновибратором 26 (2), устанавливается не меньше, чем время выполнения одной итерации в устройстве T„, 35

Если время между двумя последовательными сигналами, поступающими на вход (3) меньше времени Т„, одновибратор 26 (2) запускается повторно, 40 формируя непрерьгвный отрицательный импульс на своем выходе. Сигналы от одновибраторов 19 могут налагаться, что приведет к непрерывному положительному импульсу, поступающему на 45 вход (3) блока 9, с длительностью Т, большей времени Т„. В этом случае импульс на выходе одновибратора

26 (2) не имеет места на время Т-Тц .

Блокировка формирования сигнала готовности осуществляется в результате поступления "0" на первый вход схемы И 29 с выхода И-НЕ 28. В момент времени, когда решение найдено, т.е, х„=х" запуски одновибраторов 19 прекращаются (на их входах информация не изменяется), на вход (3) блока 9 поступает "0" и через время Тц на выходе 18 формируется "1", сигнализирующая о завершении вычислений (нахождении частного).

Значение квадратного корня из операнда Ь находим в результате реализации итерационного алгоритма х =(1+х )x +b=(õ ),Ä+b, 1с0,1,2,... (2) де (х),„ — дополнительныЙ

Алгоритм (2) сходится при 0 = Ь 1..

Запись начального приближения x =b в о регистр 1 осуществляется так же, как и при выполнении операции деления °

После записи начального приближения на вход 16 задается уровень логической "1", а на входы 14 и 15 уровень логического "0". С течением времени в устройстве будет осуществляться нахождение последовательных приближений значения квадратного корня х,х x,,...,õ х„,х аналогично нахождению частного ° В результате иэ уравнения х =х †(х ) +Ь имеем х = Ь.

<- Ф Г-

Значение квадратного корня поступает на выходную информационную шину

17 устройства.

Формула изобретения

1. Вычислительное устройство, содержащее регистр, матричный умножитель, разрядные выходы которого соединены соответственно с входами первой группы сумматора, о т л и ч аю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операций умножителя и извлечения квадратного корня над операндами с фиксированной запятой и повышения надежности, в него введены первый, второй и третий коммутаторы, преобразователь прямого кода в дополнительный, первый и второй элементы

ИЛИ, блок устранения сбоев и формирователь готовности, причем вход синхронизации регистра соединен с тактовым входом устройства, разрядные выходы соединены соответственно с входами первых групп первого, второго и третьего коммутаторов, входы второй группы второго коммутатора соединены соответственно с разрядами первой входной информационной шины устрбйства, входы второй группы первого коммутатора соединены соответственно с разрядами второй входной информационной шины устройства и с входами вто рой группы сумматора, разрядные выходы которого соединены соответственно

13222

Р и>1ф»рм:if и; 11>В. f;f Входами блока устраffefiffH Рб eВ> fff!+(>рма11ИО111>ыР Выходы к1 тг>рого РОРцинРВь> соответственно с информационными Входами регистра, выхг>д11 перг>о1 О коммутатора соединены с1>Отве>стве11но с входами первой группы матричного умножигеля, Входь1 второй группы которого соединены соответственно с выходами преобразователя прямого кода в дополнительный, раз-10 рядные входы которого соединены соответственно с выходами второго коммутатора, разрядные выходы матричного умножителя соединены соответственно с. выходами второй группы третьего ком- 15 мутатора, выходы которого соединены соответственно с разрядами выходной информационной шины устройства, первый управляющий вход устройства соединен с первым входом первого элемен- 20 та ИЛИ, управляк>щим входом первого коммутатора и входом блокировки формирователя готовности, второй управляющий вход устройства соединен с вторыми входами первого и вто.25 рого элементов ИЛИ, третий управляющий вход устройства соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющими входами преобразователя прямого кода 30 в дополнительный, третьего коммутатора и с входом кода операции формирователя готовности, выход первого элемента ИЛИ соединен с управляющим входом второго коммутатора управляющий

У 35 выход блока устранения сбоев соединен с входом разрешения формирователя готовности, выход которого соединен с выходом сигнала готовности устройства.

2 ° Устройство по п. I о т л и ч а ю щ е е с я тем, что блок устранения сбоев содержит 2п одновибраторов (где n — разрядность операндов), и элементов задержки, группу из и

71 8 элементов И, группу иэ п элемР1>тОВ

И.>1И элРмРн 1 11, >не мРнт И. П1 lit и элР мент И-НЕ, причем входы i-го и (1+

+1)-го Одновибраторон и i — го элемента задержки соединены с i-ми информационными входами блока (где. i=1,2, и), выходы i-x одновибраторов соединены с первыми входами i-x элементоВ

И группы и с i ìè входами элемента

И, выходы i-х элементов задержки соединены с вторыми входами 1 х элементов И группы, выходы которых соединены с первыми входами i-x элементов

ИЛИ группы, выходы которых соединены соответственно с информационными выходами блока, выходы (i+1) — x одновибраторов соединены соответственно с вторыми входами 1-х элементов ИЛИ группы и с i-ми входами элемента ИЛИНЕ, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом элемента

И, а выход элемента И-HF соединен r. управляющим выходом блока устранения сбоев.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь готовности содержит первый и второй одновибраторы, элемент ИЛИ, элемент И-HI и элемент И, причем вход блокировки формирователя соединен с первым входом элемента KIH второй вход которого соединен с входом разрешения формирователя, выход элемента ИЛИ соединен с первым входом элемента И-НЕ и входами запуска первого и второго одновибраторов, вход кода операции формирователя соединен с вторым входом элемента И-HE и с входом сброса второго одновибратора, выходы элемента И-НЕ и первого и второго одновибраторов соединены с первым, вторым и третьим входами элемента И, выход которого соединен с выходом формирователя.

1322271

Фие.2

Составитель В, Гусев

Редактор П.Гереши Техред Л.Олийнык Корректор Н.Король

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2865/45

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4