Устройство сопряжения процессора с памятью

Устройство сопряжения процессора с памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении устройств формирования адресов памяти в двухадресных ЦВМ: Цель изобретения - расширение области применения за счет повышения гибкости адресации сверхоперативной памяти при хранении данных различных форматов. Устройство содержит первый и второй счетчики 1 и 2, регистры 3 базового и 4 конечного адресов, первый 5 и второй 6 буферные регистры данных, буферный регистр 7 команд, третий и четвертый счетчики , схему 10 сравнения, первый 11, второй 12 и третий 13 коммутаторы, первый и второй мультиплексоры, первый и второй блоки признака обращения к сверхоперативной памяти, первый и второй элементы И-НЕ и первый элемент НЕ. Новыми элементами в устройстве являются второй счетчик 2, второй буферный регистр 6 данных, буферный рес гистр 7 команд, третий и четвертый счетчики, первый и второй мультиплексоры , первый и второй блоки признака обращения к сверхоперативной памяти и первый элемент НЕ. 3 ил., 3 табл. (Л t;i

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (g1) 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4017487/24-24 (22) 05.02.86 (46) 07.07.87. Бюл. Ф 25 (72) В.П.Супрун, А.В.Сычев, Н.Ф.Меховский и В.Е.Левков (53) 681.325 (088.8) (56) Авторское свидетельство СССР к- 489106, кл. С 06 F 9/00, 1972.

Авторское свидетельство СССР

У 860072, кл. G 06 F 9/36, 1979.

Авторское свидетельство СССР

1("-. 1067939, кл. G 06 F 9/36, 1982. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА

С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и мо)кет быть использовано при построении устройств формирования адресов памяти в двухадресных ЦВМ. Цель изобретения — расширение области применения за счет повьг шения гибкости адресации сверхоперативной памяти при хранении данных различных форматов, Устройство содер)кит первый и второй счетчики 1 и 2, регистры 3 базового и 4 конечного адресов, первый 5 и второй 6 буферные регистры данных, буферный регистр

7 команд, третий и четвертый счетчики, схему 10 сравнения, первый 11, второй 12 и третий 13 коммутаторы, первый н второй мультиплексоры, первый и второй блоки признака обращения к сверхоперативной памяти, первый и второй элементы И-НЕ и первый элемент

НЕ. Новыми элементами в устройстве являются второй счетчик 2, второй буферный регистр 6 данных, буферный ре- с гистр 7 команд, третий и четвертый счетчики, первый и второй мультиплексоры, первый и второй блоки признака обращения к сверхоперативной памяти С. и первый элемент НЕ. 3 ил., 3 табл.!

322296

Изобретение относится к вычислительной технике и может быт использовано при построении устройств формирования адресов команд и данных в двухадресных универсальных и специализированных цифровых вычислительных машинах.

Целью изобретения является расширение области применения за счет повышения гибкости адресации сверхоперативной памяти при хранении данных различного формата.

На фиг.1 и 2 представлена структурная схема устройства; на фиг,3 структурная схема выполнения блока признака обращения к сверхоперативной памяти.

10!

Устройство для формирования адресов памяти двухадресной ЦВИ (фиг.!

20 и 2) содержит первый и второй счетчики 1 и 2, регистры базового 3 и конечного 4 адресов, первый 5 и второй

6 буферные регистры данных, буферный

25 регистр 7 команд, третий 8 и четвертый 9 счетчики, схему 10 сравнения, первый 11, второй 12 и третий 13 коммутаторы, первый 14 и второй 15 мультиплексоры, первый 16 и второй 17 блоки признака обращения к сверхоперативной памяти, первый 18 и второй

19 элементы И-НЕ, первый элемент HE

20, Кроме того, на фиг. 1g и 1б обоэначены: группа 21 адресных выходов устройства, группы 22 и 23 выходов соответственно первого и второго адресов сверхоперативной памяти, группы 24 и 25 выходов соответственно

35 информации и команд устройства, выход

26 признака сравнения с конечным адресом устройства, первый 27 и второй

28 выходы устройства признака обращения к сверхоперативной памяти, группы 29 — 31 входов соответственно исства, шина 34 нулевого потенциала, первый 35 и второй 36 выходы первого блока 16 признака обращения к сверхоперативной памяти, первый 37 и второй 38 выходы второго блока 17 признака обращения к сверхоперативной памяти.

Первый блок 16 признака обращения

55 к сверхоперативной памяти (фиг.3) содержит третий 39 и четвертый 40 элементы И-НЕ, выходы которых образуют полнительных адресов, данных и фикси- 45 рованных адресов устройства, группа

32 входов управления устройства, групгруппа 33 входа кода операции устройсоотве тственно первый 35 и второй 36 выходы блока 16, и второй элемент HE

41. Структура второго блока признака обращения к сверхоперативной памяти аналогична первому.

Перед описанием работы устройства в целом опишем назначение и работу отдельных его узлов и блоков.

Счетчик 1 предназначен для адресации последовательности командных слов и формирования адреса очередной команды путем увеличения на единицу содержимого счетчика 1 при естественном следовании команд, либо путем изменения состояния счетчика 1 адреса команд при выполнении команд передачи управления и при смене слова состояния программы (ССП) в прерываниях программ. Занесение новой информации в счетчик 1 происходит при подаче синхросигнала на синхровход С счетчика 1, причем информация в счетчик 1 заносится с выходов первого буферного регистра 5 данных, Увеличение

I содержимого счетчика на единицу происходит при подаче сигнала íà его вход "+1" суммирования, а при подаче сигнала на вход -1 вычитания счетчика 1 его содержимое уменьшается на единицу. Поскольку выборка очередной команды производится в процессе выполнения текущей команды, то состояние счетчика 1 после выполнения текущей команды на единицу превышает номер (адрес) очередной команды. Поэтому перед запоминанием старого ССП содержимое счетчика 1 должно уменьшаться на единицу. Изменение содержимого счетчика происходит по переднему фронту сигналов, подаваемых на его входы "С", "+1" или "-1".

Счетчик 2 предназначен для формирования адресов данных, причем при обработке массивов данных или слов увеличенного формата формирование очередных адресов данных или частей слов увеличенного формата производится уве личением или уменьшением на единицу содержимого счетчика 2. Работа счетчика

2 производится аналогично описанной работе счетчика 1.

Регистр 3 базового адреса предназначен для разделения всего объема памяти на отдельные базовые области, объем которых определяется разрядностью группы выходов третьего коммута тора 13 или счетчиков 1 и 2. Таким образом, суммарная разрядность группы!

322296

2! адресных выходов устройства равна сумме разрядностей выхода третьего коммутатора 13 и регистра 3 базового адреса. Поэтому адресация каждой указанной базовой области памяти осуществляется так, что после максимального адреса ячейки этой области (например, при продвижении адресов области) в счетчиках 1 и 2 указывается начальный адрес ячейки этой же области, а !О не начальный адрес следующей по порядку базовой области. Доступность записи в регистр 3 базового адреса только операционной системе обеспечивает не только распределение неза- !5 висимых областей памяти различным подзадачам, но обеспечивает также защиту памяти одних подзадач от вмешательства со стороны других. Запись информации в регистр 3 базового адре-20 са осуществляется с выходов первого коммутатора 11 по заднему фронту синхросигнала на синхровходе "C" регистра 3.

Регсйтр 4 конечного адреса предка-25 значен для задания конечного адреса подпрограммы, по достижении которой устройство должно вырабатывать управляющий сигнал, например, в систему прерывания процессора. Разрядность 30 регистра 4 конечного адреса равна суммарной разрядности регистра 3 базового адреса и группы выходов третьего коммутатора 13.

Запись информации в регистр 4 ба- 35 зового адреса, подаваемой на его группу информационных входов D с группы информационных выходов первого коммутатора 11, осуществляется по заднему фронту синхросигнала, пода- 40 ваемого на синхровход С регистра 4, Буферные регистры 5 и 6 данных выполнены в виде регистров-защелок, используемых для време!!ного хранения информации. Для их построения могут быть использованы, например, микросхемы типа 583ВА3. Передача информации с входов на выходы этих регистров производится при подаче сигнала на их синхровходы, а запоминание (защелка) информации осуществляется в момент снятия сигнала на синхровходах буферных регистров 5 и 6 данных. Назначение этих регистров следует из дальнейшего описания работы устройства.

Применение двух буферных регистров

5 и 6 данных обусловлено двумя причинами. Во-первых, обеспечивается прием информации, поступающей на информационные входы второго коммутатора !2 от различных источников в различное время и, во-вторых, для увеличения производительности обеспечивается совмещение во времени хранения информации, например, в регистре 6 для выдачи на выходы первого коммутатора

11, а в регистре 5 — для выдачи на информационные входы счетчиков 1и 2.

Буферный регистр 7 команд предназначен для приема командного слова в момент его выборки по содержимому счетчика 1 и поступающего в буферный регистр 7 команд с группы 30 входов данных устройства соответственно через второй коммутатор 12, второй буферный регистр 6 данных и первый коммутатор 11. Запись информации в буферный регистр 7 команд производится по заднему фронту синхросигнала, подаваемого на синхровход С регистра 7 только в моменты выборки командного слова. Содержимое буферного регистра

7 команд делится на три поля: поле кодов операций, выдаваемое на группу

25 выходов команд устройства, и поля

R, и К для адресации сверхоперативной памяти - POH подаваемые на группы информационных входов D счетчиков

8 и 9 и второго адреса сверхоперативной памяти.

Схема 10 сравнения предназначена для сравнения кодов адреса памяти, сформированного на группе 21 адресных выходов устройства, и конечного адреса программы или адреса необходимой ячейки памяти, хранящей данные, заданного в регистре 4 конечного адреса, и для выработки сигнала, пода- . ваемого на выход 26 признака сравнения с конечным адресом устройства при совпадении этих адресов.

Первый коммутатор 11 предназначен для выдачи информации на группу 24 выходов данных устройства и группы информационных входов D регистров базового 3 и конечного 4 адреса и буферного регистра 7 команд с выходов буферных регистров 5 или 6 данных под управлением сигнала на управляющем входе коммутатора 11.

Второй коммутатор 12 в зависимости от кода управления, подаваемого на его группу управляющих входов, осуществляет передачу информации на группы информационных входов первого

1322296

Таблица1

Вых

Вых

1р

1р

Выход 28

Выход 27

5 и второго 6 буферных регистров данных со следующих источников: с групп информационных выходов счетчика 1 и регистров 3 базового и 4 конечного адресов и с групп входов исполнитель- 5 ных адресов 29, данных 30 и фиксированных 3 1 адресов устройства.

Третий коммутатор 13 предназначен для выдачи информации с выходов счетчика 1 10 адресных выходов устройства и вторую группу входов блока 1О сравнения под управлением сигнала на управляющем входе третьего коммутатора 13.

Первый и второй мультиплексоры 14 и 15 предназначены для: передачи кодов адресов сверхоперативной памяти с выходов счетчиков

8 и 9 на группы выходов соответственно первого 22 и второго 23 адресов 20 сверхоперативной памяти (передача кодов адресов через первые информационные входы мультиплексоров 14 и 15); — осуществления рокировки указанных адресов, т.е. передачи кодов адресов со счетчика 8 (9) на группу выходов 23 второго (22 первого) адреса сверхоперативной памяти, т.е. передача кодов через вторые группы информационных входов мультиплексоров 14 З0 и 15; — выдачи фиксированного адреса нулевой ячейки сверхоперативной памяти, путем передачи нулевого кода с шины

34 нулевого потенциала через третьи З5 группы информационных входов мультиплексоров 14 и 15 на группы выходов

22 первого и 23 второго адреса сверхоперативной памяти (использование ячейки сверхоперативной памяти с фиксированным нулевым адресом позволяет увеличить число адресуемых ячеек в одной команде беэ расширения формата командного слова, например, полем

P 3, что привело бы к значительному увеличению объемов памяти программ и недоиспользованию ее объемов при размещении команд, в которых поле

P 3 не используется); преобразования кодов адресов, хранимых в счетчиках 8 и 9 в физические адреса оперативной памяти для уплотнения расположения в них различных кодов по закону, который поясняется табл.1, т,е. передача кодов через четвертые группы информационных входов мультиплексоров 14 и 15 таким образом, что через их первый и второй разряды передаются константы "11", а через третий и четвертый разряды— соответственно содержимое второго и третьего разрядов счетчиков 8 и 9.

При этом состояние младшего четвертого разряда счетчиков 8 и 9 определяет, какая из половин сверхоперативной памяти должна возбуждаться при обращении, Табл.2 иллюстрирует пример заполнения сверхоперативной памяти при отсутствии средств уплотнения в ней данных, а табл.З вЂ” при наличии таких средств (мультиплексоры 14 и

15, блоки 16 и 17 признаков обращения к сверхоперативной памяти и элементы

И-НЕ -18 и 19) .

7 1322296

Устройство допускает расположение данных в сверхоперативной памяти как показано в табл.2 и 3, в зависимости от управляющих кодов, подаваемых на группы управляющих входов мультиплек- 5 соров 14 и 15. Это позволяет использовать созданный задел матобеспечения для двухадресных ЦВМ.

Продолжение тагил. 3

0011

0100

Таблица2

1О

0101

Сверхопе

0110 ервая половина

0111

1000

0001

1001

0010

1010

0011

1011

0100

0101

0001 1100

0011 — 1101

0101 1110

0111 1111

1000 1000

30 0010 1101

0100 1110

0110 -1111

0110

0111

1000

Элементы 39 и 40 блоков 16 и 17 признаков обращения к сверхоперативной памяти предназначены для формиро4р вания сигналов разрешения обращения к первой и второй половинам сверхоперативной памяти в режимах преббразования адресов мультиплексорами 14 и 15 (передача кодов адресов через четвертые группы информационных входов мультиплексоров 14 и 15). При этом элемент И-НЕ 39 блока 16 (17) вырабатывает упомянутый сигнал (низкого уровня), если четвертый младший

50 разряд счетчика 8 (9) имеет единичное значение, а элемент И-НЕ 40 — если нулевое значение (высокий сигнал на выходе инвертора 41), что в табл.1 помечено соответственно выходами 27 и 28.

Элементы И-НЕ 18 и 19 предназначены для объединения и согласования по полярности сигналов, вырабатываемых на выходах элементов И-НЕ 39 и 40

Таблица 3

0000

0001

0010

Сверхоперативная память

Первая половина Вторая половина

Сверхоперативная память

%рная половина. Вторая половина

13222 ния к соответствующим половинам сверх-5 оперативной памяти в моменты преобра10

f5 во через первый коммутатор 11 подается на информационные входы буфеРного 35

55 (первых 35 и 37 и вторых

8 и 9, в физические адреса сверхоперативной памяти.

Элемент НЕ 20 предназначен для выработки единичного потенциала const

tl I I

1 иа первом и втором разрядах четвертых групп информационных входов мультиплексоров 14 и 15.

Рассмотрим функционирование устройства.

В режиме выборки команды устройство работает следующим образом. Содержимое счетчика 1, указывающее адрес очередной команды, через третий коммутатор 13 передается на группу

21 адресных выходов устройства, на которую старшая часть адреса (номер страницы) выдается с выходов регистра

3 базового адреса. Командное слово с выходов памяти через группу 30 входов данных устройства и второй коммутатор

12 подается на второй буферный регистр 6 данных и запоминается в нем по сигналу, поступающему на синхровход регистра 6. Далее командное слорегистра 7 команд и запоминается в нем по синхросигналу, поступающему на синхровход регистра 7. Выборка очередного командного слова производится в конце выполнения очередной команды, поэтому перед выполнением очередной команды код операции команды с выходов буферного регистра 7 команд подается на группу 25 выходов команд устройства, а поля R u R команды для адресации сверхоперативной памяти по сигналу, поступающему на синхровходы С счетчиков 8 и 9, записываются в эти счетчики. После выборки командного слова содержимое счетчика 1 увеличивается на единицу.

Если команда имеет короткий формат, например RR то на этом выборка командного слова заканчивается, а если дан - длинный формат, например, RX или RI происходит выборка соответственно смещения или непосредственноro операнда I аналогично выборке команды, после чего содержимое счетчи20

96 10 ка 1 также увеличивается на единицу.

Отличие выборки смешения или непосредственного операнда от выборки команды состоит в том, что смещение (операнд I) не записывается в буферный регистр 7 команд, а выдается на группу 24 выходов данных устройства.

В режиме выборки данных из памяти

1 устройство работает следующим образом. исполнительный адрес с группы

29 входов исполнительных адресов устройства через второй коммутатор 12 и первый буферный регистр 5 данных заносится в счетчик 2. Этот адрес через третий коммутатор 13 подается на группу 21 адресных выходов устройства, а информация памяти, соответствующая данному адресу, через группу 30 входов данных устройства и второй коммутатор 12 заносится в первый 5 и второй 6 буферные регистры. Далее, в зависимости от типа исполняемой команды, данная информация может быть записана в счетчик 1 (в командных передачи управления), либо подаваться на выход первого коммутатора 11 для выдачи на группу 24 выходов данных устройства или для записи в регистры базового 3 или конечного 4 адреса.

Если обработке подлежат массивы данных, адрес очередного слова которых на единицу больше (меньше) текущего адреса, то после выборки очередного слова данных происходит увеличение (уменьшение) на единицу содержимого счетчика 2 и очередное слово выбирается аналогично описанному.

На протяжении всего времени работы устройства блок .10 сравнения сравнивает адрес, выдаваемый устройством на группу 21 адресных выходов, с содержимым регистра 4 конечного адреса и при их равенстве формирует сигнал на управляющем выходе 26 устройства.

По этому сигналу может быть остановлена работа устройства, например, при отладке программ, или устройство перейдет к прерывающей подпрограмме.

В режим смены ССП при выходе на прерывание программы по окончании исполнения очередной команды устройство работает следующим образом. Фиксированный адрес зоны хранения старых и новых ССП соответствующего класса прерывания подается через группу 31 входов фиксированных адресов устрой. ства, второй коммутатор 12, буферный регистр 5 данных и записывается в

11 13222 счетчик 2, с которого выдается на группу 21 адресных выходов устройства через третий коммутатор 13. В качестве слов ССП, сменяемых при прерывании, используются, например, содер- 5 жимые счетчика 1 и регистров 3 базоного и 4 конечного адресов, которые являются соответствующими словами старого ССП. Содержимые этих слов ССП последовательно передаются через вто- 1О рой коммутатор 12, буферный регистр 5 данньж и первый коммутатор 11 на группу 24 информационных выходов уст ройства, а их адреса формируются в счетчик 2 продвижением его содержи- !5 мого на единицу каждый раз при передаче старых слов ССП и приеме новых.

Новые слова ССП поступают в счетчик.

1 и регистры базового 3 и конечного 4 адреса аналогично описанному режиму 20 выборки данных из памяти.

Адресация сверхоперативной памяти производится параллельно с работой описанных режимов и происходит следующим образом. В зависимости от кодов управляющих сигналов на группах управляющих входов мультиплексоров 14 и

15, как описано выше, происходит выдача на группы 22 и 23 выходов адресов сверхоперативной памяти фиэичес- ЗО ких адресов сверхоперативной памяти, а в случае преобразования адресов, описанных в табл,1, производится выдача сигналов на выходы 27 или 28 признака обращения к сверхоперативной 35 памяти. При магазинной обработке данных очередные адреса данных сверхоперативной памяти формируются увеличением или уменьшением на единицу содержимого счетчиков 8 и 9, 40 формула изобретения

Устройство сопряжения процессора с памятью, содержащее первый счетчик, 45 первый буферный регистр данных, регист базового адреса, регистр конечного адреса, с первого по третий коммутаторы, схему сравнения, причем с первого по шестой входы группы входов 50 кода операции устройства подключены соответственно к входу синхронизации, суммирующему, вычитающему входам первого счетчика к входам синхронизации первого буферного регистра данных, 55 регистра базового адреса и регистра конечного адреса, первый и второй входы группы входов управления режи96 12 мом устройства подключены к управляющим входам соответственно первого и третьего коммутаторов, с третьего по пятый входы группы входов управления режимом устройства подключены к управляющему входу второго коммутатора, вход исполнительного адреса устройства соединен с первым информационным входом второго коммутатора, выход которого соединен с информационным входом первого буферного регистра данных, выход которого соединен с первым информационным входом первого коммутатора и с информационным входом первого счетчика, выход первого коммутатора соединен с информационными входами регистра базового адреса и регистра конечного адреса и является информационным выходом устройства, информационный вход устройства соединен с вторым информационным входом второго коммутатора, вход фиксированного адреса устройства соединен с третьим информационным входом коммутатора, выход регистра конечного адреса соединен с четвертым информационным входом коммутатора и с первым входом схемы сравнения, выход которой является выходом признака сравнения с конечным адресом устройства, выход регистра базового адреса соединен с пятым информационным входом второго коммутатора и подключен к старшим разрядам выхода адреса устройства и к старшим разрядам второго входа схемы сравнения, информационный выход первого счетчика соединен с первым информационным входом третьего коммутатора и с шестым информационным входом второго коммутатора, выход третьего коммутатора подключен к младшим разрядам выхода адреса устройства и к младшим разрядам второго входа схемы сравнения, о т л и ч а ю щ е— е с я тем, что, с целью расширения области применения за счет повышения гибкости адресации сверхоперативной памяти,при хранении данных различного формата, в него дополнительно введены второй счетчик, второй буферный регистр данных, буферный регистр команд, третий и четвертый счетчики, первый и второй мультиплексоры, с первого по третий элементы НЕ, с первого по шестой элементы И-НЕ, причем с шестого по четырнадцатый входы группы входов кода операции устройства подключены соответственно к вхо1З 1.3 222 дам синхронизации второго буферного регистра данных, буферного регистра команд, суммирующим и вычитающим входам с второго по четвертый счетчиков, к входу синхронизации второго счетчи- 5 ка, входы синхронизации третьего и четвертого счетчиков подключены к пятнадцатому входу группы входов кода перации устройства, выход первого оимутатора соединен с информацион- 10

ым входом буферного регистра команд, выход старших разрядов которого подключен к информационным входам третьего и четвертого счетчиков, выход младших разрядов буферного регистра 15 команд является выходом команды устройства, информационный выход второго счетчика соединен с вторым информационным входом третьего коммутатора, ° выход первого буферного регистра дан- 20 ных соединен с информационным входом второго счетчика, выход второго коммутатора соединен с информационным входом второго буферного регистра данных, выход которого соединен с вто-25 рым информационным входом первого коммутатора, информационный выход ,третьего счетчика подключен к первому информационному входу первого мультиплексора, информационный выход чет- З0 вертого счетчика соединен с первым информационным входом второго мультиплексора, вторым информационным входом первого мультиплексора, первый разряд информационного выхода третье-35 го счетчика соединен с первым входом третьего элемента И-НЕ и с входом второго элемента НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ, информационный выход 40 третьего счетчика подключен к второму информационному входу второго мультиплексора, первый разряд информационного выхода четвертого счетчика соединен с первым входом пятого элемента45

И-HE и с входом третьего элемента НЕ, выход которого соединен с первым входом шестого элемента И-НЕ, третьи информационные входы первого и второго

)4 мультиплексоров и вход первого элемента НЕ подключены к шине нулевого потенциала устройств», выход первого элемента НЕ подключен к первому и второму разрядам четвертых информационных входов первого и второго мультиплексоров, второй и третий разряды информационного выхода четвертого счетчика соединены соответственно с третьим и четвертым разрядами четвертого информационного входа второго мультиплексора, выход которого является выходом первого адреса сверхоперативной памяти устройства, второй и третий разряды информационного выхода третьего счетчика соединены соответственно с третьим и четвертым разрядами четвертого информационного входа первого мультиплексора, выход которого является выходом второго адреса сверхоперативной памяти устройства, выход третьего элемента И-НЕ соединен с первым входом первого элемента И-НЕ, выход которого является выходом первого признака обращения к сверхоперативной памяти устройства, выход пятого элемента И-НЕ соединен с вторым входом первого элемента ИНЕ, выход шестого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, выход которого является выходом второго призйака обращения к сверхоперативной памяти, выход четвертого элемента И-НЕ соединен с вторым входом второго элемента И-НЕ, шестой и седьмой входы группы входов управления режимом устройства подключены соответственно к первому и второму управляющим входам первого мультиплексора, восьмой и девятый входы группы входов управления режимом устройства подключены соответственно к первому и второму управляющим входам второго мультиплексора, с десятого по тринадцатый входы группы входов управления режимом устройства подключены соответственно к вторым входам с третьего по шестой эле— ментов И-НЕ.

I 3;!;72с) 6

Фиг 2

Составитель А.Сошкин

Техред И.Попович КорректорА.Тяско

Редактор А,Ворович

Заказ 2866/46 Тирах 672 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Уагород, ул. Проектная, 4