Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к измерительной и вычислительной технике. Целью -изобретения является расширение области применения за счет расширения диапазона преобразуемых сигналов и повышение точности измерения. Преобразователь содержит источник опорного напряжения, ряд последовательно включенных кодирующих каскадов , каждый из которьк состоит из компаратора, сдвоенного двухпозиционного переключателя и блока взвешенного суммирова1шя, последний каскад состоит только из компаратора, а также дополнительно введенные в него входной аналоговый переключатель, аналоговое запоминающее устройство, блок формирования сигналов управле-. ния, четыре регистра, регистр сдвига , сумматор, дешифратор и два цифроаналоговых преобразователя. 2 з.п. ф-лы, 4 ил. С/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) Ц11 у Н 03 М 1/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4036227/24-24 (22) 31.01.86 (46) 07.07.87. Бюл. У 25 (71) Институт кибернетики им. В.M. Глушкова (72) В.И. Чайковский, В.Я. Краковс" кий и В.Ф. Коваль (53) 681.325(088.8) (56) Автоматика, 1985, Р 1, с.18-22.

Балакай В.Г. и др, Интегральные схемы АЦП и ЦАП. -M, Энергия, 1978, с.52-53, рис.1-15. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной и вычислительной технике.

Целью .изобретения является расширение области применения за счет расширения диапазона преобразуемых сигналов и повышение точности измерения.

Преобразователь содержит источник опорного напряжения, ряд последовательно включенных кодирующих каскадов, каждый из которых состоит из компаратора, сдвоенного двухпозиционного переключателя и блока взвешенного суммирования, последний каскад состоит только из компаратора, а также дополнительно введенные в него входной аналоговый переключатель, аналоговое запоминающее устройство, блок формирования сигналов управле-. ния, четыре регистра, регистр сдвига, сумматор, дешифратор и два цифроаналоговых преобразователя. 2 з.п. ф-лы, 4 ил.

13224

Изобретение относится к измерительной и вычислительной технике и может быть использовано в различных информационно-измерительных системах., Цель изобретения — расширение об- а ласти применения за счет расширения диапазона преобразуемых сигналов и повышение точности преобразования.

На фиг.1 изображена функциональная схема аналого-цифрового преобра- (О зователя; на фиг.2 — пример выполнения блока взвешенного суммирования; на фиг.3 — пример выполнения блока формирования сигналов управления; на фиг.4 — временная диаграмма, поясня- . 15 ющая работу преобразователя.

Преобразователь содержит,! кодирующих каскадов, каждый из которых состоит из компаратора 1,-- 1N, сдво- З3 енного двухлозиционного переключателя

2, — 2я, блока 3,-3(!,, взвешенного суммирования и .выходов 4„ — 4!(компа-. раторов, а также в преобразователь входят аналоговое запоминающее устройство 5. входной аналоговый переключатель б, шины 7 измеряемого сигнала, 8 "Режим преобразования", 9

"Пуск", 10 уставки коца среднего значения измеряемого (игнала, 11 устав-- 30 ки кода динамического диапазона из-меряемого сигнача и 12 записи границ диапазона преобразования, блок 13 формирования сигналов управления, первый регистр 14 кода уставки сред-. него значения измеряемогo сигнала, второй регистр 15 кода уставки динамического диапазона измеряемогo сигнала, регистр 16 сдвига., сумматор

17, четвертый регистр 18 кода изме-. щ ряемого сигнала т QYHh регистр !9 скорректированного кода уставки среднего значения измеряемого сигнала,, первый цифроаналоговыи преобразова-тель 20 кода скорректированной уставки среднего значения измеряемого сигнала B опорное напряжение для То-рых входов компараторов, второй цифроаналoroâbré rrpeoopaaователь 2! кода уставки динамиче(.кого диапазона 10 измеряемого сигнала в опорное напряжение для блоков взвешeннn>о суммирования., источник 22 опорного напряже-" ния, дешифра.тор 23., выходи rr шина 24„ шины 25 "Готовность кода" к 26 куле- у вого потенциала, Блок 3 1 взвешенного суммирования состоит из операционного усилителя

27 с резистором 28 обратной связи и

75 2 третьим 29, вторым 30 и первым 31 резисторами (фиг.2).

Блок 13 формирования сигналов управления (фиг„3) содержит одновибратор 32, элемент HE 33, первый 34 и второй 35 элементы И.

Преобразователь работает спедующ яч образом.

На шину 8 подается потенциал логического нуля (фиг.4а), что переводит преобразователь в режим коррекции. При этом переключатель 6 переводится в нижнее (по схеме на фиг. 1) положение, .подключая вход аналогового запоминающего устройства 5 к вторым входам компараторов 1„ — l> . На шины 10 и 11 подаются соответственно коды среднего значения и динамического диапазона измеряемого сигнала. Стробирующий импульс "Запись", подаваемый на шину 12 преобразовате( ля, производит запись кодов 7 и Е соответствекно в регистры 14 и 15 (фиг.4б). После этсго на шину 9 подается импульс "Пуск", который запускает одновибратср ЗЗ (фиг.4в и г) и одновременно записывает в аналоговое запоминающее устройство 5 значение потенциала с выхода входного аналогового переключателя 6. B режиме коррекции на первый кодирующий каскад аналоговое запоминающее устройство 5 подает то же значение потенциала, которое подано на вторые входы компараторов с выхода цифроаналогогого преобразователя 20

Ряд последовательно включенных кодирующих каскадов, содержащих компараторы 1, — 1(„, сдвоенные двухпози- ционные переключатели 2„ -2 блоки З -3((взвешенного суммирования и выходы 4„-4N представляют собой цифровой измеритель разности анало говых сигналов, подаваемых с выхода аналогового за оминающего устройства 5 на вторые входы компаратаров, В режиме коррекции цифровой измеритель разности аналоговых сигналов вьщает на выходы 4< -4 „! код смещения куля, вызываемый неидентичностью параметров входов компараторов, параметров ключей и блоков взвешенного суммирования, Этот М-разрядный код поступает на информационные входы регистра 16 сдвига, выходы которого поданы па первые входы сумматора 17, на вторые входы которого с выхода регистра

14 подается Y(-разрядный код уставки

13224 среднего значения измеряемого сигнала. С выхода сумматора 17 код суммы ! уставки У среднего значения и смещения нуля подается на входы регистров 18 и 19. Разрядность этого кода

Y+I.

Длительность импульса, вырабатываемого одновибратором 33, устанавливается несколько больше, чем время преобразования разности аналоговых сиг- Щ налов в код N сдвига его на 2

Е разрядов и суммирования этого кода с

t кодом Y, так что к моменту появления строба регистра 18 (в режиме коррекции строба регистра 19) на выхо- f5 де сумматора 17 устанавливается необходимый код. В режиме коррекции этот код указанным стробом заносится в регистр 19 скорректированной уставки (фиг.4д). В течение всего времени 20 измерения с неизменными границами диапазона преобразования код скорректированной уставки хранится в регистре 19 и через цифроаналоговый преобразователь 20 воздействует ня вторые 25 входы компяр аторов 1, — 1ц, тем самым корректируя код разности аналоговых сигналов на величину кода смещения нуля. !

В процессе длительного измерения возникает дрейф смещения нуля, что приводит к необходимости периодической коррекции смещения нуля. Периодичность эта опРеделяется только са- 35 мим дрейфом смещения нуля.

При подаче на шину 8 потенциала логической единицы переключатель 6 переводится в верхнее (фиг.l) положение, и преобразователь включается в режим измерения. При этом блок 13 формирования сигналов управления прекращает выдачу стробов регистра

19 и взамен выдает стробы регистра

18, уровень логической единицы которых является сигналом для потребите ля о готовности кода очередного отсчета измеряемого сигнала. После подачи на шину 9 импульса "Пуск" в аналоговое запоминающее устройство 5 записывается значение измеряемого сигнала, существующее на его входе в это время. Далее цифровой измеритель разности аналоговых сигналов (блоки 1-3) эа время, обозначенное на фиг.4 как "Измерение", выдает на первые входы сумматора 17 код разности между значением отсчета сигнала и потенциалом скорректированной ус75 ф

«тавки среднего значения (отклонение от среднего значения) . Сумматор 17 добавляет (с учетом знака отклонения) код разности к коду уставки среднего значения и результат записывается в регистр 18, выход 24 которого подается потребителю одновременно с сигналом 25 "Готовность кода .

Цифровой измеритель разности аналоговых сигналов работает следующим образом.

Обозначают для краткости потенциал скорректированной уставки с выхода цифроаналогового преобразователя 20 буквой П, а потенциал динамического диапазона с выходя цифроаналогового преобразователя 21 буквой Д. Компаратор I первого кодируI ющего каскада определяет знак (Х-П), выдает его на выход 4 и в зависимо1 сти от этого знака так управляет сдвоенным двухпозиционным переключателем ?,, что на выходе блока 3, взвешенного суммирования получают значение Х,, удовлетворяющее условиям

si.gn (Х-П) > О Х = Х вЂ” Д/2 ((I)

sign (X-IT) с О =РХ, = Х + Д/2

На выходе каждого следуюдего каскада (а, (E 2, N-!) аналогично лолучаются значения

sign (Х -П) т ОХХ = Х -Д/2 1) ! -! !-! (2)

sign (Х;, -П) ОЪХ = Х +Д/2 )

В последующем кодирующем каскаде компаратор 1, определяет знак (Х),, — П) и подает его значение на выход 4„, Для выполнения вычислений по формулам (1) и (2) служат блоки взвешенного суммирования 3,, в которых величины сопротивления резисторов

29; и 30 удовлетворяют условиям (3)

R29 зо = 2 кд 1 E lg N-lf где R — величина резистора обратной связи.

Выходной код цифрового измерителя разности аналоговых сигналов представляет собой энакораэрядный код разности (Х-П) на выходах компараторов 1, -I „т.е. (sign(X П) sign(X П) 1322475

sign(X -H)I .

Для перехода от этого знакоразрядного кода к обычному двоичному коду достаточно приписать числу знак старшего разряда, остальные разряцы проинвертировать и сдвинуть их на один разряд влево, в освободившийся младший разряд записать единицу. В результате получается сразу дополнительнь:й код. Дополнительных аппаратурных затрат для такого преобразования кода не требуется, кодировка знаков предполагается обь1чной, Отрицательные знаки представляются единицей, положительные — нулем. Т.e., на вход регистра 16 сдвига подается код 1зign(Х-П), s:ign(Х,-П),..., Sign(X„, -п1, 1 „. Поте .ц11ал логической единицы постоянно подан на вход младшего разряда регистра 16 сдвига, а инверсия знаков сразу снимается с инверсных выходов компараторов.

В качестве компараторов могут быть использованы микросхемы с временем задержки включения пе более

26 нс в качестве переключателей микросхемы с временем задержки переключения нз более 30 пс и в качестве операцнопнь;х усилителей — микросхемы со скоростью нарастания вьг одного напряжения 80 В/ 1кс. Параметры этих микросхем позвое1яют Обеспечить время преобразования одного разряца не более 181 нс при Хt - 10 В. В качестве су ."1матора MQI ó I" быть H(.ïÎëåç зованы микросхемы, собой 4-разрядные двоичные сумматоры с ускореннь1м переносом, в качестве регистров — любые м1псросхемы регистров с параллельным занесением, например микросхемы, содержащие шесть

В-триггеров с общим стробом и сбросом, в качестве цифроаналогс>вых IIp(". образователей также могут быть использованы микросхемы, в качестве логики блока 13 — серия микросхем и одновибратор с соответствующей ,RC-цепочкой, в качестве peI.истра l6микросхемы, представляющие собой 4разрядные сдвигающие устройства; в качестве дешифратора также могут быть использованы микросхемы.

Устройство, может быть также выполнено в виде единой большой интегральной схемы, содержащей соответствующие функциональные блоки.

При практической реализации предлагаемого преобразователя следует иметь в .виду, что разрядность Y связана с разрядностью N и Е соотношением

Y = N+ 2

Е (4) 11апример, если N = 4 и Е = 3, У = 12,, На шину 10 уставки среднего значения может быть подан код меньшей разрядности, чем У, а именно только Y =- Y-N = 2 старших раз3 рядов. В указанном примере Y = 2 =8, время преобразования N = 4 младших разрядов не более 3.181+26 = 569 нс.

При добавлении к этому времени 100 нс на прохождение кода через регистр 16 сдвига, сумматор !7 и запись его в регистр 18 преобразователь может

20 обеспечить частоту дискретизации до

1,,5 МГц при 12-разрядном представлении отсчетов сигнала. Если же увеличить N до 8, при 16-разрядном представлении отсчетов сигнала частота дискретизации может достигать 700 кГц.

Если границы изменения измеряемого сигнала априорнс неизвестны, вначале на шину 10 подается нулевой код, а на шину 11 — максимальный код. Это позволяет получить первое приближение N — разрядным кодом. Используя это приближение, уменьшают динамический диапазон, подавая I!a шину 10 получае35 мое среднее значение, а на шину 11 код Е, меньший максимального.

Ф с р м у л а и =- . о б р е т е н и я,10 1. Аналого-цифрсвой преобразователь, содержащий и(:точник опорного напряжения и последовательно соединенные N ко,цирующих каскадов, (N 1) из которых выполнены на компараторе,,1 первом перек(еючателе и блоке взвешенного сук.мирования, à N é кодирующий каскад выполнен на N компараторе, первый вход каждого i-го компаратора, кроме первого компаратора, соединен с выходом (-1)-го блока

11звешенного суммирования, вторые входы компараторов объединены, а прямой выход каждого I-го компаратора подключен к управляющему входу i-ro .- первого переключателя, первый вход ко. торого соединен с шиной нулевого потенциала, а выход — спервым входом i-го блока взвешенного суммирования, второй вход которого объединен с первым вхо!

322475 8 дом 1-го компаратора, вторые входы первых переключателей всех кодирующих каскадов объединены, о т л и ч аю шийся тем, что, с целью расширения области применения за счет расширения диапазона преобразуемых сигналов и повышения точности преобразования, в него введены входной аналоговый переключатель, аналоговое запоминающее устройство, два цифроаналоговых преобразователя, четыре регистра, дешифратор, регистр сдвига, сумматор, блок формирования сигналов управления, а в каждый из (N-1) кодирующих каскадов, введен второй переключатель, управляющий вход которого соединен с управляющим входом первого переключателя, первый и второй входы второго переключателя объединены соответственно с вторым и первым входами первого переключателя, выход второго i-го переключателя со— единен с третьим входом i-го блока взвешенного суммирования, первый вход первого компаратора соединен с выходом аналогового запоминающего устройства, вход которого соединен с выходом входного аналогового переключателя, первый вход которого является шиной измеряемого сигнала, а второй вход соединен с вторым входом первого компаратора и вь|ходом первого цифроаналогового преобразователя, аналоговый вход которого соединен с выходом источника опорного напряжения и объединен с аналоговым входом второго цифроаналогового преобразователя, выход которого соединен с вторым входом первого переключателя первого кодирующего каскада, прямой выход первого компаратора и инверсные выходы остальных компараторов поразрядно соединены с информационными входами регистра сдвига, выходы которого соединены соответственно с первыми входами сумматора, вторые входы которого соединены с соответствующими выходами первого регистра, информационные входы которого являются шиной уставки кода среднего значения измеряемого сигнала, управляющий вход первого регистра соединен с управляющим входом второго регистра и является шиной записи граФ ниц диапазона преобразования, цифровые входы второго цифроаналогового преобразователя соединены соответст20 и является шиной "Режим" преобразо25

55 венно с выходами дешифратора, входы которого объединены с управляющими входами регистра сдвига и соединены с соответствующими выходами второго регистра, информационные входы которого являются шиной уставки кода динамического диапазона измеряемого сигнала, выходы сумматора соединены с соответствующими информационными входами третьего и четвертого регистров, управляющие входы которых соединены соответственно с первым и вторым выходами блока формирования сигналов управления, первый вход которого соединен с управляющим входом аналогового запоминающего устройства и является шиной "Пуск", а второй вход соединен с управляющим входом входного аналогового переключателя вания, выходы третьего регистра соединены с соответствующими цифровыми входами первого цифроаналогового преобразователя, выходы четвертого регистра являются выходной шиной, а управляющий вход четвертого регистра является шиной "Готовность кода .

2. Преобразователь по и.), о т— л и ч а ю шийся тем, что блок взвешенного суммирования выполнен на резисторах и операционном усилителе, выход которого является выходом блока и соединен через резистор обратной связи со своим инвертирующим входом, первый и второй входы блока со— единены соответственно через первый и второй резисторы с неинвертирующим входом усилителя, третий вход блока соединен через третий резистор с инвертирующим входом.

3. Преобразователь по и.), о тл и ч а ю шийся тем, что блок формирования сигналов управления выполнен на одновибраторе, двух элементах И и элементе НЕ, причем первый вход блока соединен с входом одновибратора, выход которого соединен с первыми входами элементов И, второй вход первого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и является вторым входом блока, выходы первого и второго элементов И являются соответственно первым и вторым выходами блока., 1322475

g Пуск

z5

1В

Йи

1322475

Составитель В. Солодова

Техред A.Êðàâ÷óê Корректор С. Шекмар

Редактор И. Горная

Заказ 2878/55 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4