Устройство для управления обменом информацией процессора с памятью

Устройство для управления обменом информацией процессора с памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения процессорных систем с быстрой памятью. Целью изобретения является повышение надежности устройства за счет организации резервирования памяти. Устройство содержит первый 1 и второй 2 счетчики адреса, блок 5 распределения команд, блок 6 управления, генератор 7 импульсов и распределитель 8 импульсов. Устройство обеспечивает адресацию памяти с произвольной выборкой и резервирование памяти на случай отказа. 1 з.п. ф-лы, 1 ип. СЕ 12 16 (Л 20, 8

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (21) 2б2) 4 G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 5

2. Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4051347/24-24 (22) 07.04.86 (46) 23.07.87. Бюл. У 27 . (72) В.Н.Бессмертный и В.С.Жижин (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 861722, кл. G 06 F 13/00, 1981.

Авторское свидетельство СССР

У 1282147 кл. G 06 F 13/00, 14.01.86. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБМЕНОМ ИНФОРМАЦИЕЙ ПРОЦЕССОРА С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для построения процессорных систем с быстрой памятью. Целью изобретения является повышение надежности устройства за счет организации резервирования памяти. Устройство содержит первый 1 и второй 2 счетчики адреса, блок 5 распределения команд, блок 6 управления, генератор 7 импульсов и распределитель

8 импульсов. Устройство обеспечивает адресацию памяти с произвольной выборкой и резервирование памяти на случай отказа. 1 з.п. ф-лы, 1 ип.

1325494

Изобретение относится к вычислительной технике, в частности к уст1 ройствам для напряжения с памятью, и может быть использовано для построения процессорных систем с быстрой памятью.

Цель изобретения — расширение функциональных воэможностей устройства за счет организации работы с 10 двумя блоками памяти.

На чертеже предста>злена структурная схема устройства.

Устройство содержит первый 1 и второй 2 счетчики адреса, первый 3 1б и второй 4 блоки памяти, блок 5 распределения команд, блок 6 управления, генератор 7 импульсов, распределитель 8 импульсов, вход 9 запуска устройства. Блок 5 содержит триггер 20

10, первый 11 и второй 12 элементы

И-НЕ, первый 13, третий 14, четвертый 15 и второй 16 элементы И, первый 17 и второй 18 элементы ИЛИ-НЕ, первый 19 и второй 20 элементы НЕ, 25

Блок 6 управления содержит с первого по пятый триггеры 21-25, элемент

ИЛИ 26. Устройство содержит также первый 27 .и второй 28 переключатели.

Устройство работает следующим об- 30 разом.

Блок 6 управления вырабатывает последовательность команд, реализующих алгоритм (зались-считывание) ра-» боты с памятью.

Синхронизация блока 6 осуществляется генератором 7 через распределитель 8, который представляет собой сдвиговый регистр, управляемый импульсами с выхода генератора 7.

Для сопряжения во времени работы триггеров блока 6 управления и синхроимпульсов СИ1-СИ4, длительность последних может быть дополнительно сформирована формирователями импульсов 4r по переднему фронту (не показано).

Однократная развертка распределителя 8 составляет цикл синхронизации, который может включать различное 50 количество тактовых сигналов, например четыре: СИ1-СИ4, Информация, подлежащая записи в блоки 3 и 4, привязывается к сигналу запуска в шине 9 и при необходимости может быть синхронизирована соответствующим сигналом с выхода блока 6, например с выхода триггера 21. Сигнал запуска в шине 9 используется также для синхронизации счетчиков

1И2.

Распределитель 8 устанавливается в исходное состояние при подаче напряжения питания, этому состоянию соответствует единичный потенциал сигнала СИ4, который устанавливает триггеры 23 и 24 в единичное положение. Единичный потенциал с выхода триггера 23 устанавливает триггер

25 в нулевое положение, которому соответствует единичный потенциал на

его инверсном выходе.

Установка триггера 10 блока 5 в единичное положение соответствует режиму записи для блока 3 и режиму считывания для блока 4. Единичное положение триггера 23 блока 6 является запретом на запись в блоки 3 и

4, а единичное положение триггера

24 — запретом на считывание информации из блоков 3 и 4, Сигнал запуска в шине 9 меняет положение триггера 10 и, таким образом, производит смену режимов записи и считывания в блоках 3 и 4.

С выходов генератора 7 на входы синхронизации триггеров 21 и 22 соответственно поступают импульсы частоты считывания и записи. Триггеры

21 и 22 под воздействием импульсов с выходов генератора 7 подготавливают триггеры 23 и 24 к работе по СИ1.

Если под воздействием импульсов с выхода генератора 7 триггеры 21 и 22 опрокидьнзаются в единичное состояние, то под воздействием СИ1 триггеры 23 и 24 устанавливаются в нулевое состояние, при этом на выходе элемента И-HE 11 появляется нулевой потенциал, разрешающий производить запись в блок 3. Запись происходит по СИ2, который устанавливает триггер

25 в единичное положение, при этом на выходе элемента ИЛИ-НЕ 17 появляется нулевой потенциал, поступающий на стробирующий вход блока 3 °

Считывание из блока 4 происходит при сохранении единичного потенциала на выходе элемента И-НЕ 12 и возникновении нулевого потенциала на выходе элемента ИЛИ-НЕ 18, который возникает при единичном потенциале на инверсном выходе триггера 24, Запись и считывание информации в блоках 3 и 4 происходит без взаимоисключения.

Если в процессе работы поступает информация об искажении достовернос1325494

55 ти информации от блока контроля, то этот сигнал можно использовать для перевода блока 3 или 4 в работу по резервной зоне, которая подключается к работе сменой потенциала на входе Ан . Смена потенциала может производиться вручную с помощью переключателей 27 и 28.

Формула изобретения

1. Устройство для управления обменом информацией процессора с памятью, содержащее блок управления, генератор импульсов и распределитель, причем с первого по четвертый выходы распределителя импульсов подключены к входам синхронизации с первого по четвертый блок управления, тактовый вход распределителя импульсов подключен к первому выходу генератора импульсов, второй и третий выходы которого подключены соответственно к пятому и шестому входам синхронизации блока управления, первый счетчик адреса, вход сброса которого подключен к входу устройства для подключения выхода запуска процессора, выход первого счетчика адреса соединен .с выходом устройства для подключения к адресному входу первого блока памяти, о т л и ч а ю щ е е— с я тем, что, с целью расширения функциональных возможностей устройства за счет организ,ации работы с двумя блоками памяти, в него введены блок распределения команд и второй счетчик адреса, причем вход сброса второго счетчика адреса и вход запуска блока распределения команд соединены с входом устройства для подключения к выходу запуска процессора, выход второго счетчика адреса соединен с выходом устройства для подключения-к адресному входу второго блока памяти, тактовые входы первого второго счетчиков адреса соединены соответственно с первым, вторым выходами блока распределения команд, третий, четвертый выходы которого соединены с выходами устройства для подключения к входам выборки соответственно первого, второго блоков памяти, пятый, шестой выходы блока распределения команд подключены к выходам устройства для подключения к входам разрешения чтения/записи соответственно первого, второго блоков памяти, 5

50 с первого по третий выходы блока управления соединены с входами разрешения соответственно с первого по третий блока распределения команд, четвертый выход блока управления соединен с выходом устройства для подключения к входу прерывания процессора, причем блок распределения команд содержит триггер, первый, второй элементы И-НЕ, с первого по четвертый элементы И, первый, второй элементы

ИЛИ-НЕ, первый, второй элементы НЕ, причем первый вход разрешения блока соединен с первыми входами первого, второго элементов И-НЕ, второй вход разрешения блока соединен с первыми входами первого, второго элементов

И, третий вход разрешения блока сое» динен с первыми входами третьего, четвертого элементов И, выходы с первого по шестой блока соединены соответственно с выходами первого, второго элементов НЕ, первого, второго элементов ИЛИ-НЕ, первого, второго элементов И-НЕ, вход запуска блока соединен с входом синхронизации триггера, единичный выход которого соединен с вторыми входами первого элемента И-НЕ, первого и четвертого элементов И, нулевой выход триггера соединен с вторыми входами второго элемента И-НЕ, второго и третьего элементов И, выходы первого, второго элементов И соединены соответственно с первыми входами первого, второго элементов ИЛИ-НЕ, выходы третьего,: четвертого элементов И соединены соответственно с вторыми входами первого, второго элементов ИЛИ-НЕ, выходы первого, второго элементов

ИЛИ-НЕ соединены с входами соответственно первого, второго элементов НЕ.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит с первого по пятый триггеры и элемент ИЛИ, причем пятый, шестой входы синхронизации блока соединены с входами синхронизации соответственно первого, второго триггеров, первый вход синхронизации блока соединен с входами синхронизации третьего и четвертого триггеров, единичные входы которых соединены с вторым входом синхронизации блока, третий, четвертый входы синхрониза\ ции блока соединены соответственно с входом синхронизации пятого триггера и с первым входом элемента ИЛИ, 1325494

Составитель С.Вурухин

Техред Л.Сердюкова Корректор В.Бутяга

Редактор В.Петраш

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 3111/45

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 второй вход и выход которого соединены соответственно с единичным выхо дом четвертого триггера и с четвер» тым выходом блока, нулевой выход третьего триггера соединен с инфор« мационным входом пятого триггера, с нулевым входом первого триггера и с первым выходом блока, второй выход блока соединен с выходом пятого триггера, нулевой выход четвертого триггера соединен с нулевым входом второго триггера и с третьим выходом блока, информационные входы первого, второго триггеров соединены с шиной единичного потенциала устройства, 5 нулевые выходы первого, второго триггеров соединены соответственно с информационными входами третьего и четвертого триггеров, единичный выход третьего триггера соединен с

1О нулевьи входом пятого тригге-! ра.