Устройство распределения заданий процессорам

Устройство распределения заданий процессорам

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для распределения заданий аппаратным путем в-многопроцессорных вычислительных системах. Цель изобретения - повьпаение быстродействия устройства . Устройство содержит регистр готовности процессоров, два блока элементов И, регистры, схемы сравнения , четыре группы элементов ИЛИ, дешифратор типа задания, блок сравнения , два блока коммутации, группу элементов И, группу элементов запрета , элементы ИЛИ, элемент задержки, В исходном состоянии в устройство занесена информация о готовности про-: цессоров системы и о заданиях, назначенных на процессоры в предыдущих циклах работы устройства. Инициализация устройства осуществляется подачей на его входы кода номера задания , кода типа задания, количества требуемых процессоров, кода номера задания,, непосредственно предшествующего данному. Если требуемое число процессоров превышает количество готовых процессоров данного типа, имеющихся в системе, происходит отказ в распределении задания. В про-, тивном случае осуществляется распределение задания по процессорам, причем поступившее задание распределяется по процессорам необходимого типа , завершившим выполнение задания, непосредственно предшествующего данному , и если количество таких процессоров окажется недостаточным, распределение задания осуществляется по любым готовым процессорам данного типа. 2 ил. с S (Л 00 ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (sg 4 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4017495/24-24 (22) 05.02.86 (46) 30.07. 87. Бюл. У 23 (72) А.Я. Матов, В. Н. Дроник, А. M. Макарчук, И. M. Якуб и А. Н, Башкиров (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 913377, кл, G 06 F 9/00, 1980.

Авторское свидетельство СССР

У 1100623, кл. G 06 F 9/00, 1982. (54) УСТРОЙСТВО РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ

ПРОЦЕ ССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано для распределения заданий аппаратным путем в многопроцессорных вычислительных системах. Цель изобретения — повышение быстродействия устройства. Устройство содержит регистр готовности процессоров, два блока элементов И, регистры, схемы сравнения, четыре группы элементов ИЛИ, дешифратор типа задания, блок сравнения, два блока коммутации, группу элементов И, группу элементов запре„„SU„„1SZV>06 А1 та, элементы ИЛИ, элемент задержки, В исходном состоянии в устройство занесена информация о готовности про". цессоров системы и о заданиях, назначенных на процессоры в предыдущих циклах работы устройства. Инициализация устройства осуществляется подачей на .его входы кода номера задания, кода типа задания, количества требуемых процессоров, кода номера задания, непосредственно предшествующего данному. Если требуемое число процессоров превышает количество готовых процессоров данного типа, . имеющихся в системе, происходит отказ в распределении задания. В про-. тивном случае осуществляется распределение задания по процессорам, причем поступившее задание распределяется по процессорам необходимого типа, завершившим выполнение задания, непосредственно предшествующего данному, и если количество таких процессоров окажется недостаточным, распределение задания осуществляется по любым готовым процессорам данного типа. 2 ил.

1327106

Устройство относится к вычислительной технике и может быть найти применение в вычислительных системах для распределения заданий между процессорами, Цель изобретения — повышение быстродействия устройства °

На фиг, 1 и 2 представлена структурная схема устройства.

Устройство распределения заданий процессорам содержит группу регистров 11 — 1 номеров заданий (где k

5 m — общее число процессоров в

)с> системе> m . — число процессоров i-ro типа, п-число типов процессоров), группу входов 2 номера непосредственно предшествующего задания устройства, группу схем 3„ -3 сравнения, группу элементов ИЛИ 4„-4, группу элементов И 5„ -5, группу элементов

6„ -6 „, запрета, группу элементов ИЛИ

7„-7» группу блоков элементов И 8„8> регистр 9 готовности процессоров, нулевые входы 10 †регистра готов1 ности процессоров устройства, элемент ИЛИ 11, группу входов 12 -12 кода числа процессоров устройства, группу входов 13 типа задания устройства, группу входов 14 номера задания устройства, первую группу входов

15, -15 блока сравнения, вторую группу входов )6 -16 „ блока сравнения, блок 17 сравнения, первый 18„ и второй )8 блоки коммутации, регистр )9 числа йроцессоров> дешифратор 20, группу информационных входов 21 первого блока коммутации, группы управляющих входов 22 первого и второго блоков коммутации, первую группу выходов 23,-23 первого блока коммутации, вторую группу выходов 241 24„ первого блока коммутации, элемент

ИЛИ 25, элемент ?6 задержки, группу элементов ИЛИ 27, регистр 28 назначенных процессоров, группу блоков элементов И 29„-29 » группу выходов

30 второго блока коммутации„ группу элементов ИЛИ 31,-3)>, группу выходов 32,-32 номера заданий устройства, входы 33 и 34 узлов блока сравнения, выходы 35 и 36 узлов блока сравнения, узлы 37ц-37 блока сравнения, элемент ИЛИ 38, элемент 39 задержки, элемент И 40, элемент НЕ 4! группу элементов HF. 42, группу элементов И 43, группу элементов ИЛИ 44, шинч 45 логического нуля блока срав10

55 нения, выход 46 отказа устройства, узлы 47 блока коммутации, шину 48 логического нуля блока коммутации, входы 49-51 узлов блока коммутации, вьгходы 52-54 узлов блока коммутации, вход.55 сброса регистра назначенных процессоров устройства, элемент

ИЛИ 56 узла блока сравнения, элемент

НЕ 57, элемент ИЛИ 58, элементы И 59 и 60> элемент ИЛИ 61 узла блока коммутации, элемент И 62 узла блока сравнения, Устройство работает следующим образом.

Распределение заданий вычислительной системе осуществляется с учетом типа поступившего задания и информационно-управпяющих связей, Если для выполнения поступившего задания требуется больше процессоров определенного типа, чем имеется свободных прэцессоров этого типа в данный момент в системе, задание снимается с обслуживания, если же требуется меньше процессоров, чем имеется в системе, осуществляется назначение процессоров для выполнения этого задания, причем сначала назначаются процессоры, закончившие выполне ние задания, непосредственно предшествующего данному, и, если при этом потребности . задания в процессорах не будут удовлетворены, осуществляется назначение процессоров данного типа из числа оставшихся до полного удовлетворения потребностей задания в процессорах, В результате этого на вход элементов ИЛИ 71 -7„„ поступает информация о готовности процессоров i-го типа, имеющихся в системе. При этом сигнал состояния первого процессора i-го типа поступает на вход элемента ИЛИ 7„, второго — на вход элемента ИЛИ 7 и

2. т,д, Вследствие этого появляются единичные сигналы на выходах тех элементов ИЛИ 71 -7>„> которые соответствуют свободным процессорам )-ro типа. Далее эти сигналы поступают на первую группу входов 15, — 15 блока сравнения, В блоке 17 сравнения осуществляется сравнение числа процессоров, необходимых заданию, с числом свободных процессоров i-ro типа, име" ющихся в системе.

В общем случае состояние процессоров отражается комбинацией нулей и

1327106

50 единиц, например 01101 для пяти процессоров означает: первый и четвертый процессоры заняты, что соответствует нулю в регистре готовности, второй, третий и пятый процессоры готовы — для них соответствующий разряд регистра готовности установлен в единичное состояние. Необходимое количество процессоров для задания 10

i-ro типа отражается количеством единиц в разрядах кода начиная с левого первого, Например, комбинация

11110 означает, что заданию требуется четыре процессора, 15

Блок 17 сравнения осуществляет преобразование вектора состояния процессоров i-ro типа, т,е. код 01101 (для нашего примера) преобразуется в код 11100, характеризующий только .количество готовыхпроцессоров i-ro типа.Далее осуществляется сравнение кодов.

Таким образом, на входы 15, — 15 блока 17 сравнения подается вектор состояния процессоров i-го типа. Ос- 25 нову блока сравнения составляет итеративная сеть, состоящая из матрицы узлов 37„„-37 . Узлы сети идентичныи состоят из элементов И и ИЛИ(фиг.1), С входов 15„-15 сигналы поступают на входы 33 узлов первого столбца матрицы, Входы 34 узлов 37,„ -37„ первой строки матрицы подключены к входу 45 блока, который, в свою очередь, подключен к источнику нулевого сигна35 ла, Таким образом, на первый вход элемента И 62 узла 37 и на второй

11 вход элемента ИЛИ 56 этого же узла подается нулевой сигнал.

Если на вход 15„ блока 17 сравнения подается единичный сигнал готовности первого процессора i-го типа, то этот сигнал поступает на первый вход элемента ИЛИ 56 и на второй вход элемента И 62 узла 37 . На выходе

11 45

35 этого узла присутствует нулевой сигнал переноса в горизонтальном направлении, который поступает на вход

33 узла 37„, далее — на вход 35 этого узла т,д,, а на выходе 36 узла

37, возникает единичный сигнал

11 переноса в вертикальном направлении, который, пройдя через все элементы ИЛИ 56 первого столбца, появляется на выходе 36 узла 37

Если на входе 15 блока также при2 сутствует единичный сигнал, то он поступает на вход 33 узла 37,. Элемент И 62 этого узла открыт по первому входу единичным сигналом, поступающим с, входа 34 этого узла, и тогда на выходе 35 узла 37 появля2s ется единичный сигнал переноса в горизонтальном направлении, который поступает на вход 33 следующего узла

37 . Так как на входе 34 этого узла присутствует нулевой сигнал переноса с узла 37„, то на выходе 35 узла

37 будет нулевой сигнал переноса, С входа 33 узла 37 единичный сиг22 нал поступает на первый вход элемента ИЛИ 56 этого узла, далее на выход 36 этого узла, проходит через все элементы ИЛИ 56 узлов 37> -37

32 "2 второго столбца и появляется на выходе 36 узла 37,„

Таким образом, на выходах 36 узлов 37 последней строки получаем преобразованный вектор состояния процессоров, все единицы которого сдвинуты к левой границе, причем число свободных (готовых) процессоров отражается количеством единиц в преобразованном векторе.

Этот вектор поступает на входы соответствующих элементов НЕ 42„-42 „ группы, инвертируется и подается на первые входы соответствующих элементов И 43„-43 . На входы этих элементов подается код числа процессоров, необходимых заданию. Причем необходимое число процессоров также отражается количеством единиц в коде, все единицы которого сдвинуты к левой границе (например, код 1111110000 означает, что заданию требуется шесть процессоров).

Элементы И 43„ -43„ осуществляют поразрядное сравнение кода числа готовых процессоров с кодом числа процессоров, необходимых заданию. Если готовых процессоров больше, чем требуется заданию, то на выходах всех элементов И 43„ -43 присутствует нулевой сигнал и, как следствие, на выходе последнего элемента ИЛИ 44 также нулевой сигнал, Аналогичная ситуация складывается и тогда, когда число готовых процессоров равно числу необходимых процессоров, т,е. на выходе элемента ИЛИ 44„ присутствует нулевой сигнал.

Если же число готовых процессоров

i-го типа в системе меньше, чем этого требует задание, то на выходе элемента ИЛИ 44„ присутствует единичный сигнал, 1.32 7106

X = Х(Уч Z) у = Y

Z = Х ХУ, Сигнал с выхода элемента ИЛИ 44„ через элемент НЕ 41 поступает на второй вход элемента И 40, на первый вход которого подается сигнал с элемента 39 задержки, время задержки последнего выбрано таким, чтобы успели завершиться переходные процессы на элементах блока сравнения °

На выходе блока 17 появляется единичный сигнал в том случае, если число готовых процессоров i-ro типа равно или больше числа процессоров, необходимых заданию для его обработки. В противном случае на этом выходе появляется нулевой сигнал, 15

Если процессоров достаточно для выполнения задания, по переднему фронту единичного сигнала с выхода блока 17 сравнения разрешается запись кода числа необходимых процессоров 20 с входов 12„-12 „ устройства на регистр числа процессоров 19, Единичными сигналами с выхода. регистра 19 числа процессоров через элемент ИЛИ 25 запускается элемент задержки. Сигналы с выходов регистра числа процессорон в то же время поступают на входы 21, -21 первого блока коммутации 18„ .

На входы 22,-22 этого блока коммутации поданы сигналы с выхода. элементов И 5„-5 группы, Эти сигналы получены следующим образом, Код номера задания, непосредственно предшествующего данному, посту- 35 пает на вход 2 устройства и далее по-. дается на первые группы входов всех схем сравнения 31-3, на вторые группы входов которых с регистров номеров заданий поступают коды номеров 40 заданий, назначенных процессорами системы на предыдущих циклах работы устройства, Сигналы с выходов схем сравнения поступают на входы элементов ИЛИ 4„- 45

С выходов элементов ИЛИ 4 -4 „ сигналы поступают на первые входы элементов И 5„-5, на вторые входы которых с регистра готовности подают- 50 ся сигналы готовности процессоров

i-ro типа. Единичные сигналы возникают на выходе тех элементов И 5„ -5 которые соответствуют готовым процессорам 1-го типа, завершившим выпол- 55 нение задания, непосредственно предшествующему данному, Сигналы с выходов элементов И 5.,-5 подаются на нходы 22„-22 блока 18„ коммутации, В то же время выходы элементов

И 5„ -5 подключены к .управляющим входам элементов 6, -6 запрета, на информационные вьгходы которых с регистра 9 готовности подаются сигналы готовности процессоров i-r o типа, Поэтому единичные сигналы присутствуют на выходах тех элементов запрета, которые соответствуют готовым процессорам i-ro типа, но не выполнявшим на предыдущем цикле работы задания, непосредственно предшествующего данному. С выходов элементов 6„ -6 запрета сигналы поступают на входы 22„22„ второго блока 18 коммутации.

Таким образом, на входы 22„-22„ первого блока 18„ коммутации подаются сигналы готовности процессоров

i-ro типа, а. на входы 21„-21 — код числа требуемых процессоров, который выражается количеством единиц н коде, причем эти единицы сдвинуты к началу регистра.

Блок 18„ коммутации представляет собой двумерную итеративную сеть, со. держащую mmmm идентичных узлов 47, На входы 49 узлов первого столбца матрицы подается с входов 21,-21 коммутатора код числа необходимых процессоров, На входы 50 узлов первой строки матрицы подается с входов 22„-22 коммутатора вектор готовности процессорон х-го типа, Входы 51 узлов первой строки подключены к нходу 48 блока 18 коммутации, который, н свою очередь, подключен к источнику нулевого сигнала.

Узел 47 коммутатора 18, представляет собой конечный автомат без памяти, Если обозначить сигналы на входах и выходах узла 47 следующим образом: 49-Х, 50-У, 51-Z, 52-У, 53 Z, 54-Х, — тс система логических функций, выполняемых узлом, имеет вид

Из системы функций нидно, что узел обеспечивает распространение сигналон н двух напранлениях: снерху вниз и слева направо, Каждому процессору i-ro типа н блоке 18 коммутации соответствует столбец матрицы, а каждому необходимому процессору — строка матрицы, Наличие единичных сигналов ва входах узла 471, означает: на входе 49 име1 327! Об ется k-й запрос на готовый процессор; на входе 50 имеется f-й готовый процессор.

5

При совпадении единичных сигналов

k-го запроса на процессор, поступающего на вход 49 узла 47>, и сигнала готовности 3-го процессора происходит следующее. 10

Элемент И 60 данного узла открывается, на его выходе появляется единичный сигнал, который через элемент

ИЛИ этого узла появляется на выходе

53 узла. Далее этот сигнал распространяется через Все последующие узлы данного стобца и выделяется на выходе 53 последнего узла столбца, Это означает, что E-й процессор выбирается для выполнения задания. На выходе 54 узла 47 л присутствует нулевой сигнал, который распространяется в горизонтальном направлении и не может измениться до выхода из коммутатора, Этот сигнал означает, что запрос на готовый процессор удовлетворен.

Таким образом, если заданию требуется R процессоров i-ro типа и в системе имеется ровно R готовых процессоров этого типа, причем все они завершили выполнение задания, непосредственно предшествующего данному, то все эти процессоры выделяются для выполнения этого задания, На выходах

24 -24 присутствуют единичные сигнаh лы, соответствующие готовым процессорам, а на всех выходах 23„-23 блока

18, коммутации — нулевые сигналы, означающие, что заданию выделено столько процессоров, сколько оно затребовало.

Если же в системе имеется процессоров i-го типа, завершивших задание непосредственно предшествующее. данному, больше чем это требуется заданию (больше ), то на выходах 23,-23,„ присутствуют нулевые ° сигналы, а на выходах 24,-24 — ровно R единиц, что означает: только R процессоров из всех готовых и завершивших вы-. полнение непосредственно предшествующего задания выделяются для выполнения поступившего задания.

Если.же заданию требуется R npo55 цессоров i-го типа, а в системе имеется S процессоров этого типа ($Ъ К), из которых только Р процессоров (Р< К) завершили выполнение задания, непосредственно предшествующего данному, то устройство работает следующим образом.

Блок 18„ коммутации выделяет все

P процессоров для выполнения задания в соответствии с описанным выше.

На выходах 23 -23 блока 18 коммута1 1 ции присутствуют единичные сигналы, означающие, что потребность задания в процессорах удовлетворена неполностью и необходимо продолжать распределение задания на любые свободные процессоры данного типа, При этом единичные сигналы присутствуют на выходах 23р,„, 23 „,...,23, коммутатора 18„ . Эти сигналы поступают на соответствующие входы 21, 21р.,...,, ° .,21 блока 18) коммутации. На входах 22„-22 этого блока присутствуют сигналы готовности процессоров х-го типа, которые на предыдущем цикле выполняли задание, не являющееся непосредственно предшествующим данному заданию, т,е. любых свободных процессоров i-ro типа, Таким образом, создаются условия для работы блока 18 коммутации.

Работа блока 18 аналогична работе блока 18, поэтому на его выходах

24„-24 появляются единичные сигналы, которые указывают, какие из любых свободных процессоров выделяются для выполнения задания, причем количество единиц на этих выходах равно разности R-P.

Таким образом, осуществляется выделение необходимого заданию числа процессоров, С выходов 241 -24 и 30„-30 блоков сигналы поступают на входы элементов ИЛИ 27, -27, Выходы элементов ИЛИ 27„ -27 заведены на установочные входы регистра 28 назначенных процессоров, В этот момент на выходе элемента 26 задержки появляется единичный сигнал, который передним фронтом синхронизирует запись информации в регистр 28. Время задержки элемента 26 выбрано таким, чтобы успели завершиться переходные процессы в блоках коммутации

Одновременно с этим на выходе 46 появляется единичный сигнал, озна" чающий, что на задание назначено требуемое число процессоров, Если в системе имеется готовых процессоров i-го типа меньше, чем требуется заданию, то единичный сигнал на выходе 20 бло1327106

10 ка сравнения не вырабатывается, в регистр 19 числа процессоров не записывается код числа процессоров и, как следствие, на выходе 46 устройст ва остается нулевой сигнал, означающий невозможность выполнения задания.

Сигналы с выходов регистра 28 назначенных процессоров поступают на третьи входы соответствующих блоков элементов И 29 -29 : с выхо1 да первого разряда — на третьи входы блоков элементов И 29, соответствующих первым процессорам всех типов, с выхода второго разряда — на третьи входы блоков элементов И 29, со" ответствующих вторым процессорам всех типов, и т.д.

В то же время на вторые входы всех блоков элементов И 291 -291, подаются сигналы с соответствующйх выходов дешифратора 20 типа задания.

Первый выход дешифратора 20 подключен к вторым входам блоков элементов

И 29, соответствующих процессорам первого типа, второй выход дешифратора 20 — к вторым входам блоков элементов И 29, соответствующих процессорам второго типа, и т.д.

Таким образом, среди всех блоков элементов И 29 -29 открытыми оказываются блоки, соответствующие тем процессорам i-го типа, которые выделены для выполнения задания. Вследствие этого на соответствующих выходах

32„-32 устройства появляется код назначаемого задания, который передается на соответствующие процессоры, Единичные сигналы с выходов соответствующих блоков элементов И 29„-291, через элементы ИЛИ 31„ -31 утанавливают в нулевое состояние соответствующие разряды регистра 9 готовности процессоров, сигналом с выхода элемента ИЛИ 11 обнуляется регистр числа процессоров. Кроме того, код задания, выдаваемый на соответствующие выходы 32 -32> устройства, записывается в соответствующие регистры кода номера задания 1„— 1.„.

Когда все выбранные процессоры начинают выполнение задания, на вход 55 устройства поступает сигнал, который устанавливает регистр 28 в нулевое состояние, и вместе с этим с входов

2, 12„-12, 13„-13р,, 14„-14(убираются соответствующйе коды, которые относятся к уже распределенному зада10

55 нию. Устройство приводится в исходное состояние. Очередной. цикл распределения заданий завершается.

Формула изобретения

Устройство распределения заданий процессорам, содержащее регистр готов ности процессоров, первую группу блоков элементов И, группу регистров номеров заданий, группу схем сравнения, первую группу элементов ИЛИ, дешифратор типа задания, причем первая группа входов каждой схемы сравнения группы подключена к соответствующей группе входов номера непосредственно предшествующего задания устройства, а вторая группа входов каждой схемы сравнения группы соединена с группой выходов соответствующего регистра номера задания группы, группа выходов каждого блока элементов И первой группы соединена с группой входов соответствующего элемента ИЛИ первой группы, с группой входов соответствующего регистра номера задания группы, выход каждого элемента

ИЛИ первой группы подключен к соответствующему нулевому входу регистра готовности процессоров, группа выходов номеров заданий устройства подключена к группе выходов соответствующего блока элементов И первой группы, группа единичных входов регистра готовности процессоров является группой входов состояния процессоров устройства, группа входов номера задания устройства подключена к группе входов соответствующего блока элементов И первой группы, к первому входу которого подключен соответствующий выход дешифратора типа задания, группа входов которого является группой входов типа задания устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок сравнения, первый и второй блоки коммутации, регистр числа процессоров, регистр назначенных процессоров, вторая группа блоков элементов И, вторая, третья и четвертая группы элементов ИЛИ, группа элементов И, группа элементов .запрета, первый и второй элементы ИЛИ, элемент задержки, причем входы j-го элемента ИЛИ второй группы соединены с j-ми выходами каждого блока элементов И второй

ll 13 группы (j--l, m; m — - число процессоров одного типа), группа выходов дешифраторов типа задания соединена с группой входов блоков элементов И второй группы, группа входов блока элементов И второй группы соединена с соответствующей группой выходов регистра готовности процессоров, выход

j-ro элемента ИЛИ второй группы подключен к первому входу j-го элемента

И группы, к информационному входу

j-го элемента запрета группы, второй вход j-ro элемента И группы подключен к выходу j-го элемента ИЛИ третьей группы, входы которого подключены к выходам схем сравнения j-й группы, выход j-го элемента ИЛИ второй группы подключен к j-му входу первой группы входов блока сравнения, вторая группа входов которого является группой входов кода числа процессоров устройства и соединена с группой входов установки в единичное состояние регистра числа процессоров, выход "Больше или равно" блока сравнения подключен к входу записи регистра числа процессоров, группа выходов которого подключена к группе информационных входов первого блока коммутации и к группе входов первого элемента ИЛИ, выход j-ro элемента И группы подключен к управляющему

27106

l2 входу j-го элемента запрета группы и к j-му вкоду управляющих входов первого блока коммутации, выход j-го элемента запрета группы подключен к

j-му входу управляющих входов второго блока коммутации, группа информационных входов которого подключена к первой группе выходов первого блока коммутации, i-к выход второй группы выходов первого блока коммутации подключен к первому входу i-го элемента ИЛИ четвертой группы, второй вход которого подключен к i-му выходу группы выходов второго блока коммутации, выходы элементов ИЛИ четвертой группы подключены к группе информационных входов регистра назначенных процессоров, вход записи которого через элемент задержки подключен к выходу первого элемента

ИЛИ и является выходом отказа уст- . ройства, группа выходов регистра назначенных процессоров подключена к

25 вторым входам блоков элементов И первой группы, вход сброса регистра числа процессоров подключен к выходу второго элемента ИЛИ, группа входов которого подключена к выходам элементов ИЛИ первой группы, вход сброса устройства подключен к входу установки в "0" регистра назначенных процессоров, 132?106

1327I06

43 ХУр Яр+ 14 РП8. кг

Составитель М, Сорочан

Редактор Л, Веселовская Техред Л.Сердюкова Корректор Г, Решетник

Подписное

Заказ 3390/45 Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4