Сверточный кодек с алгоритмом порогового декодирования

Сверточный кодек с алгоритмом порогового декодирования

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в системах цифрового радиовещания и ТВ вещания при использовании высокоскоростных сверточных кодов и порогового декодирования. Цель изобретения - повышение помехоустойчивости . Считывание символов синдромной последовательности (ССП) производится с помощью мультиплексора 19, управляемого формирователем 17 управляющих сигналов. За время считьшания ССП нового поступления кодовой информации не производится. После окончания считывания ССП производится разблокировка преобразователя 11 последовательного кода в параллельный код, деперемежителя 12, декодера 14, . приемника 30 информации и формирователя 24 проверочной и синдромной последовательностей . Кодовые символы с входа деперемежителя 12 через мультиплексор 13 поступают на информационный вход декодера 14. Производится формирование ССП декодера 14, обнаружение и исправление опмбок. С выхода преобразователя 11 на информационные входы формирователя 24 поступают новые кодовые импульсы. Вновь производится формирование символов проверочной и синдромной последовательностей , 2 ил. § (Л со о

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111

А1 (59 4 Н 03 M 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2)) 3910087/24-09 (22) 11.06.85 (46) 30.07.87. Бюл. Р 28 (71) Минский радиотехнический институт (72) А.И.Королев, О.Д.Купеев, С.И.Каракулько, Э.А.Чуйко, Е.Ф.Каменев и А.Ю.Курковский (53) 621.394.14(088.8) (56) Патент США 1(3988767, кл. Н 04 L 1/10, 1976.

The Bell System Technical Journal, т.61, В 8, с.1912, рис.1, 1982. (54) СВЕРТОЧН11Й КОДЕК С АЛГОРИТМОМ

ПОРОГОВОГО ДЕКОДИРОВАНИЯ (57) Изобретение может быть использовано в системах цифрового радиовещания и ТВ вещания при использовании высокоскоростных сверточных кодов и порогового декодирования. Цель изобретения — повышение помехоустойчивости. Считывание символов синдромной последовательности (ССП) производится с помощью мультиплексора 19, управляемого формирователем 17 управляющих сигналов. За время считывания

ССП нового поступления кодовой информации не производится. После окончания считывания ССП производится разблокировка преобразователя 1 1 последовательного кода в параллельный код, деперемежителя 12, декодера 14, приемника 30 информации и формирователя 24 проверочной и синдромной последовательностей. Кодовые символы с входа деперемежителя 12 через мультиплексор 13 поступают на информационный вход декодера 14. Производится формирование ССП декодера 14, обна- д ружение и исправление ошибок. С выхода преобразователя 11 на информационные входы формирователя 24 поступают новые кодовые импульсы. Вновь произ- ( водится формирование символов проверочной и синдромной последовательностей. 2 ил. М

1327296

Изобретение относится к электросвязи и может использоваться в системах цифрового радиовещания и цифрового телевизионного вещания при исполь5 зовании высокоскоростных сверточных кодов и порогового декодирования.

- Цель изобретения — повышение помехоустойчивости, На фиг.l и 2 представлены структур- 1ð ные электрические схемы сверточного кодека с алгоритмом порогового декодирования.

Сверточный кодек с алгоритмом порогового декодирования содержит на нередающей стороне кодер 1 канала, перемежитель 2, мультиплексор 3, элемент ИЛИ 4, синхрогенератор 5, формирователь 6 последовательностей тактовых импульсов, первый и второй 20 формирователи 7 и 8 управляющих сигналов, дополнительный мультиплексор

9 и формирователь 10 проверочной последовательности, на приемной стороне — преобразователь 11 последова- :, 25 тельного кода в параллельный код, деперемежитель 12, мультиплексор 13, декодер 14 канала, синхрогенератора

15, формирователь 16 последователь-. ностей тактовых импульсов, первый Зр и второй формирователи 17 и 18 управляющих сигналов, дополнительный мультиплексор 19, элемент 20 совпадения, счетчик 21 импульсов, блок 22 дешифраторов, блок 23 цикловой синхронизации, формирователь*24 проверочной и синдромной последовательностей, формирователь 25 сигнала "Интервал анализа".

Блок 22 дешифраторов содержит пер- 40 вый, второй и третий дешифраторы 2628.

На фиг.1 и 2 также изображены источник 29 информации и приемник 30 информации, которые являются самостоятельнымн устройствами.

Сверточный кодек с алгоритмом порогового декодирования работает следующим образом.

Информация от источника 29 информации в последовательном коде поступает на вход кодера l, в котором в соответствии с выбранными порождающи noaHHoMmm q (D)=l+D, q (D)= (l+D), q>(D)=1+D где D — информационные символы, производится кодирование информации самоортогональным сверточным кодом с алгоритмом порогового декодирования. В процессе кодирования из информационных символов формируются проверочные символы

T (D)= G; (D) х I (D), j=1,2 3;

Ié1

) 3 1 K<)+ 19,коды скорости переда чи кода R=3t4 и корректирующей способности кода I=2. Длина кодового ограничения составляет п =(m+1).п символов, где m — наивысшая степень порождающих полиномов, n — проверочный символ. На данной длине кодового ограничения и> код гарантированно исправляет одиночные и двойные ошибки.

Сформированные кодовые символы с выхода кодера 1 поступают на вход перемежителя 2, в котором производится распределение кодовой последовательности на I=n параллельных ветвей.

Символы первой ветви перемежителя 2 передаются без задержки. Кодовые символы остальных (I-1) параллельных ветвей передаются с задержкой соответственно 4, 2 p,.... (I-1) р тактов. В результате перемежения каждые два входных символа на выходе перемежителя 2 отстоят друг от друга на и симЯ волов. Следовательно, плотный пакет ошибок кратностью t =и после депеh Д ремежения распределяется в одиночные ошибки на длине каждой и

Кодовые символы с выхода перемежителя 2 в параллельном коде поступают на информационные входы мультиплексора 3 и формирователя 10. Кодовые символы с выхода мультиплексора

3 через элемент ИЛИ 4 поступают в каналы связи. Одновременно в формирователь 10, состоящий из I параллельных пА разрядных регистров сдвига и

Х сумматоров по модулю два, входы .которых подключены к выходам разрядов соответствующих п -разрядных регистров сдвига, записывается 1! =

I p . n -n. кодовых символов, из которых формируется п символов проверочной последовательности.

В первый регистр сдвига формирователя 10 записываются первые символы всех кодовых ограничений n<. Bo второй регистр сдвига формирователя

10 записываются вторые символы всех кодовых ограничений п< и т.д. При этом первый w символ проверочной по1 следовательности представляет собой сумму по модулю два первых символов всех I кодовых ограничений n . ВтоА рой w символ проверочной последова1 тельности представляет собой сумму

27296 полнительного мультиплексора 9 осуществляется блоком 23 цикловой синхронизации.

Далее приводится работа сверточного кодека с алгоритмом порогового декодирования после установления цикловой синхронизации преобразователя 11.

1ð С выходов деперемежителя 12 кодовые символы через мультиплексор 13 поступают на вход декодера 14. Производится формирование синдрома, обнаружение и исправление ошибок в

15 пределах корректирующей способности кода и передача информации в приемник 30 информации.

Если в канале связи пакеты ошибок не превышают кратности t =и » и за2р щитный промежуток между пакетами равен 1> =N-t, то после деперемежения на вход декодера 14 будут поступать кодовые комбинации из и» символов, содержащие по одной ошибке, т.е. не пре25 вышающие корректирующей способности выбранного кода.

В формирователе 24 из принятых кодовых символов, по алгоритму, как и на передающей стороне в кодере 1, форЗр мируются символы дополнительной проверочной последовательности w„, !

W. p

В это время первый формирователь

17 заблокирован соответствующим сигналом с формирователя 16. После тактов записи информации в регистры сдвига деперемежителя 12 и формирователя 24 производится блокировка сигналом с формирователя 16 депереме4р жителя 12 второго формирователя 18, декодера 14 приемника 30 информации.

Через t„ +1 тактов осуществляется блокировка преобразователя 11 и первого формирователя 17. Производится

45 формирование символов синдромной последовательности S=w+w =(w„ ®w, ), (w Q+ w ),.......(w< CB w ) путе г г суммирования по модулю два символов проверочной последовательности, сфор5р мнрованной из принятых кодовых символов проверочной последовательности, и считывание символов синдромной последовательности. За время считывания ! синдромных символов поступление новой

55 кодовой информации не производится.

13 по модулю два вторых символов всех

I кодовых ограничений и и т.д. Пос» ледний ы символ проверочной послеh довательности представляет собой сумму по модулю два последних символов всех 9 кодовых ограничений.

Сформированные через t тактов символы последовательности в параллельном коде поступают -на информационные входы дополнительного мультиплексора 9. Производится считывание символов проверочной последовательности в канал связи. На время считывания производится блокировка по соответствующим тактовым входам источника 29 информации, а также кодера 1, перемежителя 2, формирователя 10 и первого формирователя 7, в результате чего передача, кодирование и перемежение новой информации не производятся.

После передачи в канал связи последнего w символа проверочной noctn ледовательности производятся разблокировка источника 29 информации, кодера

1, перемежителя 2, формирователя 10, первого формирователя 7 и блокировка второго формирователя 8. Далее процесс кодирования, перемежения, формирования символов проверочной последовательности и считывание информации в канал связи осуществляется аналогичным образом. В результате информация в канал связи передается блоками из nA + w кодовых символов: г г и» R — информационных символов и (и »(1-R)+wj — проверочных символов (с учетом избыточности кода и символов дополнительной проверочной последовательности).

На приемной стороне кодовая последовательность поступает на информационный вход преобразователя 11, в котором производится преобразование кодовой последовательности из последовательного кода в параллельный код, т.е. входная кодовая последовательность распределяется на I =

= n = 16 параллельных подпотоков.

»

С выхода преобразователя 11 символы информационных подпотоков одновременно поступают на входы соответствующих регистров сдвига деперемежителя

12 и формирователя 24.

Согласование по фазе выходных информационных подпотоков преобразователя ll c входными информационными подпотоками мультиплексора 3 и доСчитывание символов синдромной последовательности производится с помощью дополнительного мультиплексора

1327

19, управляемого первым формирователем 17.

С выхода дополнительного мультиплексора 19 символы синдромной последовательности через элемент 20 совпадения поступают на вход счетчика 21, производящего подсчет числа ненулевых символов синдромной последовательности на заданном интервале анализа 1„, который устанавливается формирователем 25 и принимается равным 1> + n

После окончания считывания синдромных символов производится разблокировка преобразователя 11 деперемежителя 12, декодера 14, приемника 30 информации и формирователя 24, состоящего из I=n регистров сдвига«, выходы разрядов которых подсоединены к входам соответствующих многовходовых сумматоров по модулю два, выходы ко- 20 торых и информационные входы первых разрядов соответствующих регистров сдвига, являющиеся информационными входами формирователя 17, подключены к входам двухвходовых сумматоров по модулю два, выходы которых являются выходами формирователя 17.

Кодовые символы с входа деперемежителя 12 через мультиплексор 13 поступают на информационный вход декоде- З0 ра 14. Производится формирование синдромной последовательности декодера

14, обнаружение и исправление ошибок.

С выхода преобразователя 11 на информационные входы формирователя 24 пос- 35 тупают новые кодовые символы. Вновь производится формирование символов проверочной и синдромной последовательностей.

Количество ненулевых символов син- 40 дромной последовательности на интервале анализа фиксируется первым и вторым дешифраторами 26 и 27. Если пакет ошибок в принятых кодовых символах не превьппает интервала перемежения, т.е. t < и, то срабатывает первый дешифратор 26. Если пакет ошибок t v th,,то срабатывает второй дешифратор 27.

1 50

Сигналы с выходов первого и второго дешифраторов 26 и 27 поступают на соответствующие входы третьего де" шифратора 28, который формирует три сигнала Y„, Y, У, характеризующие кратность пакетов ошибок в канале связи (Y ñîîòâåòñòâóåò пакету ошибок

«с t; Y — пакету ошибок t < е,„;

Y> — пакету ошибок t „, .t (); сос296 6 тояние канала связи (Y соответствует хорошему состоянию канала связи; Y плохому состоянию канала связи; У> неопределенному состоянию канала связи),", достоверность декодируемой информации (YÄ соответствует заданной достоверности приема информации; Y достоверности приема информации много ниже заданной; Y — достоверности

2 приема информации ниже заданной) °

Выбор конкретных значений порогов первого (n„) и второго (n ) дешифраторов 26 и 27 зависит от параметров кода (R, I, n<), перемежителя 2 и деперемежителя 12 (I и 3)

Для выбранного в примере параметров кода R=3/4, I=2, и =16 и перемежителя — деперемежителя p-=1, Х=п,=

=16 значения порогов 1 и выбираютI г ся следующими.

Если пакет ошибок в канале связи (и> возникает в любом месте прии нятых кодовых символов, то в сформированной синдромной последовательности (S-=t „ =а ) формирователя 24 в среднем t /2 символов в пакете будут неh правильными, следовательно, S/2 синдромных символов будут ненулевыми.

Учитывая дисперсию (6) распределения ошибочных символов внутри пакетов ошибок, которая для данной кратности пакетов ошибок составляет t„/7, значение порога q„ = S/2-36.

При кратности пакета ошибок t > I=

= и в среднем t /2 кодовых символов

В будут ошибочными. Поэтому значения второго порога выбирается равным

В/2, формула изобретения

Сверточный кодек с алгоритмом порогового декодирования, содержащий на передающей стороне последовательно соединенные кодер канала, перемежитель и мультиплексор, последовательно соединенные синхрогенератор и формирователь последовательностей такто-. вых импульсов, на приемной стороне— последовательно соединенные преобразователь последовательного кода в параллельный код, деперемежитель, мультиплексор, декодер канала., последовательно соединенные синхрогенератор и формирователь последовательностей тактовых импульсов, а также блок цикловой синхронизации, причем вход кодера канала и выход декодера

13272 канала являются входом и информационным выходом сверточного кодека, о тл и ч а ю шийся тем, что, с целью повышения помехоустойчивости, на передающей стороне введены после- 5 довательно соединенные формирователь проверочной последовательности, дополнительный мультиплексор и элемент

ИЛИ, а также первый и второй формирователи управляющих сигналов, при этом первые тактовые входы кодера канала, перемежителя и формирователя проверочной последовательности подключены к первому выходу формирователя последовательностей тактовых импульсов, второй и третий .выходы которого подсоединены соответственно к объединенным вторым тактовым входам кодера канала и перемежителя и объединенным тактовым входам первого и второго фор-20 мирователей управляющих сигналов, четвертый и пятый выходы формирователя последовательностей тактовых импульсов подсоединены соответственно к объединенным блокировочным входам

25 кодера, перемежителя и формирователя проверочной последовательности и объединенным блокировочным входам первого и второго формирователей управляющих сигналов, выходы которых подсоединены соответственно к управляющим входам мультиплексора и дополнительного мультиплексора, выходы перемежителя подсоединены к соответствующим информационным входам формирователя 35 проверочной последовательности, а выход мультиплексора подсоединен к второму входу элемента ИЛИ, на приемной стороне введены последовательно соединенные формирователь проверочной и синдромной последовательностей, дополнительный мультиплексор, элемент совпадения, счетчик импульсов и блок дешифраторов, последовательно соединенные первый формирователь управляющих сигналов и формирователь сигнала

"Интервал анализа", а также второй формирователь управляющих сигналов, при этом первый и второй выходы формирователя последовательностей тактовых импульсов подсоединены соответственно к первым тактовым входам деперемежителя, формирователя проверочной и синдромной последовательностей и декодера канала, объединенным с тактовым

96 8 входом блока цикловой синхронизации, и к объединенным вторым тактовым входам деперемежителя и формирователя проверочной и синдромной последовательностей, второй и третий тактовые входы декодера канала подключена соответственно к третьему и четвертому выходам формирователя последовательностей тактовых импульсов, пятый и шестой выходы которого подсоединены соответственно к первым и вторым входам второго и первого формирователей управляющих сигналов, выходы которых подсоединены к соответствующим управляющим входам соответственно мультиплексора и дополнительного мультиплексора, дополнительный выход первого формирователя управляющих сигналов и выход формирователя сигнала

"Интервал анализа" подсоединены соответственно к второму входу элемента совпадения и установочному входу счетчика импульсов, информационный вход, первый и второй выходы блока цикловой синхронизации подключены соответственно к дополнительному выходу и цикловому входу декодера канала и цикловому входу преобразователя последовательного кода в параллельный код, тактовый вход которого подключен к дополнительному выходу синхрогенератора, причем блок дешифраторов состоит из первого и второго дешифраторов, выходы которых подсоединены к соот- ветствующим входам третьего дешифратора, попарно объединенные входы первого и второго дешифраторов и выходы третьего дешифратора являются соответственно входами и выходами.блока дешифраторов, а выход элемента

ИЛИ передающей стороны и вход преобразователя последовательного кода в параллельный код приемной стороны являются соответственно канальными выходом и входом сверточного кодека, первый и четвертый выходы формирователя последовательностей тактовых импульсов передающей стороны и первый и четвертый выходы формирователя последовательностей тактовых импульсов и выходы блока дешифраторов приемной стороны являются соответственно тактовыми и управляющими передающими выходами и тактовыми и управляющими приемными выходами сверточного кодека.

1327296

Составитель В.Орлов

Редактор И.Касарда ТехредJI.Ñåðäþêoâà Корректор И.Муска

Заказ 3399/55 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4