Цифровое устройство фазовой синхронизации

Цифровое устройство фазовой синхронизации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике электросвязи и повышает помехоустойчивость . Устр-во содержит АЦП 1, цифровой фазовый дискриминатор 2, формирователь кода адреса 3, функциональные преобразователи 4,8 и 22, реверсивный . счетчик 5, четьфе перемножителя 6,7, 19 и 20, четыре регистра 9,10,12 и 14 сумматоры 11,J3 и 15, счетчик 16 импульсов , генератор 17 тактовых импульсов , блок 18 задержки, генератор 21 импульсов. Данное устр-во полностью устраняет неопределенность фазы, вызванную помехой типа фазового дрожания,g независимо от частотных хар-к петли фазовой автоподстройки. 1 ил. СЛ СО to оо N

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 04 L 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (61) 1225034 (21) 3975945/24-09 (22) 15.11.85 (46) 30.07.87. Бюл. У 28 (71) Пензенский политехнический институт (72) С.Л.Шутов, Б.В.Султанов и Л.Н.Афанасьев (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР и 1225034, кл. Н 04 L 7/02, 1984.

„„SU„„1327307 А 2 (54) ЦИФРОВОЕ УСТРОЙСТВО ФАЗОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к технике электросвязи и повьппает помехоустойчивость. Устр-во содержит АЦП 1, цифровой фазовый дискриминатор 2, формирователь кода адреса 3, функциональные преобразователи 4,8 и 22, .реверсивный счетчик 5, четыре перемножителя 6,7, 19 и 20, четыре регистра 9, 10, 12 и 14 сумматоры 11, 13 и 15, счетчик 16 импульсов, генератор 17 тактовых импульсов, блок 18 задержки, генератор 21 импульсов. Данное устр-во полностью устраняет неопределенность фазы, вызванную помехой типа фазового дрожания, Я независимо от частотных хар-к петли фазовой автоподстройки. 1 ил.

1 132

Изобретение относится к технике электросвязи и может быть использовано при создании систем фазовой синхронизации в устройствах передачи дискретной информации и является усовершенствованием изобретения по авт, св °

Р 1225034.

Цель изобретения — повышение помехоустойчивости.

На чертеже представлена электрическая структурная схема цифрового устройства фазовой синхронизации, Цифровое устройство фазовой синхронизации содержит аналого-цифровой преобразователь (АЦП) 1, цифровой фазовый дискриминатор (ЦФД) 2, формирователь кода адреса (ФКА) 3, первый функциональный преобразователь 4, реверсивный. счетчик 5, первый и второй перемножители .6 и 7, второй функциональный преобразователь 8, первый и второй регистры 9 и 10, первый сумматор 11 третий регистр 12, второй сумматор 13, четвертый регистр 14, третий сумматор t5 счетчик l6 импульсов, генератор 17 тактовых импульсов, блок задержки 18, третий ичетвертый перемножители 19 и 20, генератор 21 импульсов, третий функциональный преобразователь 22, Цифровое устройство фазовой синхронизации работает следующим образом, Работа устройства тактируется с помощью генератора 17 тактовых импульсов. Входной сигнал дискретизируется и преобразуется в цифровой код посредством АЦП 1. С помощью ЦФД 2 осуществляется сопоставление фаз задающего и вырабатываемого схемой колебаний. С помощью ФКА 3 осуществляется формирование кода адреса нужного дискретизированного от<чета подстраиваемого гармонического колебания, причем в каждом такте значение этого кода фиксируется в реверсивном счетчике 5. Код поступает на вход сумматора

15 ° Коды, поступающие на два других входа этого сумматора, формируются в следующим образом. В функциональных преобразователях 8 и 22, представляющих собой (также как и функциональный преобразователь 4) постоянные запоминающие устройства, записаны кодь1 дискретизированных отсчетов одного периода синусоиды и косинусоиды. С генератора 21 на вход счетчика 16 поступают импульсы с частотой следования

Ен = Е.П.

7307 2 где f — частота фазового джиттера;

n — число дискретизированных отсчетав синусоиды или косинусоиды в функциональных преоб5 разователях 8 и 22.

B результате в счетчике 16 осуществляется последовательный перебор адресов всех отсчетов, записанных в функциональных преобразователях 8 и ?2. В момент прихода тактового импульса код счетчика 16 переписывается в регистр 10, вследствие чего на выходе функциональных преобразователей

8 и 22 появляются дискретизированные расчеты колебаний х„=sin ш t х =

=cos v t. Как видно из схемы этй отсчеты поступают на перемножители 20 и 7, где они умножаются на коды N< и

N<, хранимые в регистрах 9 и 12. В результате на второй и третий входы сумматора 15 поступают сигналы х „=

=N sin(dt и Z =N cosLut сумма которых

x =N sin +N сos

25 ставляет собой также гармоническую составляющую амплитуда а и фаза ( которой однозначно определяется соотношением N u N . При этом, выходной код сумматора 15 в каждом такте переписывается в регистр 14 и является адресом нужного дикретизированного отсчета выходного сигнала системы синхронизации записанного функциональном преобразователе 4 и выдавае35 мого им на вход ЦФД 2. Таким образом, фаза выходного сигнала предложенного устройства ц „„, линейно связанная,с формируемым в регистре 14 кодом адреса, определяется соотношением

Ч ц„= у „„+а singt+d) где — значение фазы, определяе4ап мое петлей фазовой автоподстройки, вырабатывающей код реверсивного счетчи45 ка 5.

При наличии фазового дрожания фаза входного сигнала может быть апроксимирована выражением

Lp«=lp+b sin(et+S) °

При этом задача устройства синхронизации состоит в обеспечении равенства Sb>x ьх

В устройстве эта задача решается путем адаптивного подбора таким входов М„. и N (определяющих а и Ы), при которых

Фп+а sin(cvt+eL) =Eg+b sin(at+S) .

1327307

Адаптивный подбор этих кодов осуществляется с помощью первого перемножителя б, третьего перемножителя 19, первого сумматора 11, второго

5 сумматора 13, первого регистра 9 и блока задержки 18.

В качестве критерия оптимальности подбора выбран критерий минимума среднеквадратического значения выходного сигнала ЦФД 2, определяемого как

Обычно зависимость выходного сигнала фазового дискриминатора от фазового рассогласования носит нелинейный, 5 чаще всего синусоидальный характер.

Однако, амплитуда фазового дрожания не превышает 15 . Это обстоятельство делает правомерным рассмотрение системы в малом с линеаризацией дискриминационной характеристики ЦФД.

Подбор значений N и И осуществляется в соответствии со среднеквадратичным алгоритмом (Mean square) используемым при настройке адаптивных 25 гармонических корректоров сигнала.

Поэтому алгоритму каждое последующее значение кода N или N следует определить как ! +! 1

И1 =N!+Zyx! 1 30 или

1 где Z — выходной код ЦФД 2; х,х . — отсчеты сигналов х, и х в

i-й момент времени.

Данный адгоритм реализуется в схеме следующим образом. В 1-м такте в регистрах 9 ти 12 хранятся коды N„ и N . Они и поступают на входы пере2 множителей 20 и 7. Одновременно на входе перемножителей 8 и 19 поступают код Z и отсчеты х и х . В резуль8 1 тате на выходе сумматора !1 образуется сигнал

45 а на выходе сумматора 13

2 2 д 2"

Спустя определенный интервал времени по окончании i-го такта, обеспе50 чиваемый блоком задержки 18, осуществляется запись чисел N и М + в

1 2

j регистре 10 и 12. Процесс. подбора значений кодов N, и N производится до полной минимизации среднеквадратичес55 кого значения сигнала Z, т.е. до наступления равенства

Z! 2 = ъ (4 у ) 2 =0

З Ьх 8ых

При этом сказывается справедливым содтноп!ение ! вх =! пых .

Предлагаемое устройство позволяет полностью устранить неопределенность фазы, вызванную помехой типа фазового дрожания" независимо от частотных характеристик петли фазовой автопод" стройки.

Формула и э о б р е т е н и я

Цифровое устройство фаэовой синхронизации по авт. св. Ф 1225034, о т— л и ч а ю щ е е с я тем, что, с целью повьппекия помехоустойчивости, введены последовательно соединенные первый перемножитель, первый сумматор, первый регистр и второй перемножитель, последовательно соединенные генератор импульсов, счетчик импульсов, второй регистр, выход которого подключен к входу второго функционального преоб- разователя, третий функциональный преобразователь, третий перемножитель, второй сумматор и третий регистр, а также четвертый перемножитель, первый вход которого объединен с первым входом первого перемножителя и подключен к выходу второго функционального преобразователя, и .блок задержки, выход которого подключен к входам первого и третьего регистров, выкод последнего соединен с объединеннымй вторыми входами второго сумматора и четвертого перемножителя, при этом второй вкод первого сумматора подключен к первому входу второго перемножителя, второй вход которого подключен к первому входу третьего перемножителя, второй вход которого объединен с вторым входом первого перемножителя и подключен к сигнальному входу формирователя кода адреса, а также выход реверсивного счетчика подключен к входу первого функционального преобразователя через введенные последовательно соединенные третий сумматор и четвертый регистр, тактирующий вход которого объединен с тактирующим входом второго регистра и входом блока задержки и подключен к выходу генератора тактовых импульсов, при этом второй и третий входы третьего сумматора соединены соответственно с выходами второго и четвертого перемножителей.