Устройство для корреляционного анализа

Устройство для корреляционного анализа

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU 32332

А1 (50 4 G 06 F 15/336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

g!,;! „„3к 6 i f 4. 1 лИ)

УИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 3983139/24-24 (22) 05.09.85 (46) 23.08.87.Бюл. № 31 (72) Э.В.Арбенин, А.В.Касаткин, В.А.Острожинский и Д.И.Прокофьев (53) 681.3 (088.8) (56) Стогов Г.В. и др. Устойчивые методы обработки результатов измерений. — 3P3» 1982, ¹ 9, с.3-46.

Авторское свидетельство СССР № 1038949, кл.G 06 F 15/336, 1982. (54) УСТРОЙСТВО ДЛЯ КОРРЕЛЯЦИОННОГО

АНАЛИЗА (57) Изобретение относится к вычислительной технике, предназначено для определения характеристик узкополюсных случайных процессов и может быть ,использовано, например, в корреляторах и в системах распознавания и адаптации. Цель изобретения — повьппение точности и устойчивости измерений модуля и аргумента коэффициента корреляции для сигналов с негауссовыми флюктуациями и при воздействии импульсных помех путем отбрасывания выделяющихся по величине сигналов при усреднении. Устройство содержит блоки 5 и 5„ определения модуля, блоки 1 и 10 определения фазы, блоки

2 и 12 — 15 задержки, блок 3 вычита-. ния, блок 4 вычисления свертки, блок

6 вычисления синуса, блок 7 вычисления косинуса, блоки 8, 8, 17 г и 18 умножения четыре блока 9 — 9

У

3 и 16 усреднения, блок 11 деления, коммутаторы 23, 24 и 24, элементы

1 т сравнения 20 и 21, элемент ИЛИ 22, выходы 25 и 26. 4 ил.

1ЗЗ

Изобретение относится к области определения характеристик узкополосных случайных процессов, предназначено для оперативной оценки модуля и аргумента междупериодного коэффициента корреляции флюктуирующих пери-. одических сигналов, в том числе при появлении в выборке аномальных сигналов (импульсных помех ), и может использоваться в системах измерительной техники, связи и автоматического управления.

Цель изобретения — повышение точности.

На фиг. 1,изображена структурная схема устройства; на фиг.2 — схема блока усреднения; на фиг.3 — структурная схема блока вычисления свертки; на фиг.4 — схема блока вычисле— ния фазы, Устройство (фиг.1) содержит блок

1 определения фазы, первый элемент 2 задержки, блок 3 вычитания, блок 4 вычисления свертки, первый 5, и второй 52 блоки определения модуля, блок 6 вычисления синуса, блок 7 вычисления косинуса, первый 8 и

1 второй 8, блоки умножения, четвертый 9а, второй 92 и третий 9 блоки усреднения, второй блок 10 определения фазы, блок 11 деления, второй 12, третий 13, четвертый 14 и пятый 15 элементы задержкир четвертый блок 16 усреднения, третий 17 и четвертый 18 блоки умножения, блок

19 памяти, первый 20 и второй 21 элементы сравнения, элемент И1П1 22, третий 23, первый 24,, и второй 24

2 коммутаторы, выход 25 значения модуля коэффициента корреляции, выход

26 среднего значения фазы.

Блок усреднения (фиг.2) содержит элемент 27 задержки, блок 28 вычитания, сумматор 29 и блок 30 нормирования, 2332

45, регистр 46, блок 47 анализа квадратурных сигналов.

Блоки 2,12 — 15 выполняются в виде оперативного запоминающего устройства (ОЗУ ). Блоки 1 и 10 определения фазы работают по алгоХ ритму y= arctg ---, где х = 0 sing, Y = " соз ч - квадратурные составляющие сигнала, могут быть реализованы на матричных постоянных запоминающих устройства (ПЗУ) так же, как и блоки 6 и 7 вычисления з1п и соз .

Блоки 5„ H 5 определения модуля работают оо алгоритму О = fxт а уг или приближенному к нему. Блоки усII рр реднения в скользящем окне" 9 и 16

20 1 работают по алгоритму U = --- Q U ср

1= d-Я2 где S - число дискретов в скользящем окне" i; d — номер текущего

25 дискрета.

Блок вычисления свертки (фиг.з) содержит входные регистр 31, модуля и регистр 31., знака, группу регистров 32 памяти чисел, блок 33 вычита-, чия, инвертор 34, коммутаторы 35 и

36,выходные регистр 37 модуля и регистр 38 знака, блок 39 сравнения.

Блок вычисления фазы (фиг.4) содержит блок 40 сравнения, дешифратор

41, коммутатор 42, функциональный преобразователь 43, блок 44 умножения, функциональный преобразователь

Устроиство работает следующим образом.

Блок 1 определяет текущую фазу входного сигнала в каждом дискрете (интервале ) разрешения. Отсчеты задерживаются на период повторе1 ния Т в блоке 2 задержки и поступают на блок 3 вычитания, на другой . вход которого поступают незадержанные значения .. На выходе блока 3 вычитания образуются отсчеты разности фаз d y, которые преобразуются к интервалу однозначности (- р — + i) или (О - 2я)с помощью блока 4 вычисления свертки. С блока 4 отсчеты разности фаз у поступают на блоки 6

1 и 7, на выходе которых получают сигналы вида s in dy, и cos а . Эти сиг1 1 налы подаются на вторые входы блоков 8 и 82, на первые входы кото1 рых поступают отсчеты модуля входного сигнала U„, определенные с помощью блока 5, определения модуля в каждом 1-м интервале разрешения. Полученные три разные последовательности U cos д у. 11. s in Dq. u U поступают на соответствующие элементы 13 — 15 задержки, где задерживаются на половину длительности скользящего окна S7 /2 и время работы схемы усечения.

Последовательность U. поступает также на блок 16 усреднения, в кото2

4 или (-180 — +180 ). Преобразование осуществляется по алгоритму

) ац,. если tn V;14 « u, ) -sign(n V. ) ° (2»- /nV,.(),если

in V; i )». которое затем умножается в блоках

17 и 18 на пороговые коэффициенты

10 Ф о р м у л а и з о б р е т е н и я

q и q, поступающие из блока 19 памяти. Пороги П, = q О р и П вЂ” U подаются на вторые входы элементов 20 .и 21 сравнения, на первые входы которых подается последо!

5 вательность U; с выхода блока 5„ определения модуля, задержанная на половину длительности скользящего окна S7 /2 в пятом блоке 12 задержки.

В блоках сравнения в каждом i-м дискрете разрешения вырабатывается

20 сигнал "1" если U превышает большой порог П, или ниже меньшего порога П, и сигнал "0" - в противном случае. Сигналы "1" или "0" с двух блоков сравнения поступают на входы элемента ИЛИ 22 и на управляющие входы соответствующих коммутаторов, на информационные входы которых в это время поступают одноименные i-e

30 дискреты соответствующих последовательностей U, cos nV.,U. з1п nl/ .

1 1 или U.. Если хотя бы с одного эле1 мента сравнения поступает сигнал

"1", то в данном дискрете все коммутаторы не пропускают (обнуляют) сигналы одновременно трех последовательностей на соответствующие блоки усреднения.

Сигналы, прошедшие коммутаторы, суммируются в блоках усреднения, по ним вычисляется среднее значение фазы в блоке 10 по алгоритму

Пороговые коэффициенты q u q под1 2 бираются при настройке.

Блок 4 вычисления свертки служит для приведения линейного значения дц к циклической величине b в интервале однозначности (- » - +7) 55 з 133233 ром вырабатывается среднее значение амплитуды сигнала U в пределах выборки скользящего окна

gisn

О = --- U. сР 5, в

1= d-з/2

2: U.sltln V

45 л 1т с/-з/1

dg = arctg +в 1

; О; сиз nV.

«с/-Ю и модуль коэффициента корреляции в блоках 5r и 11 по алгоритму

50 Е;О s illn v; ) + (2 О; cGsng)

2.;U.

Устройство для корреляционного анализа, содержащее два блока определения модуля, два блока определения фазы, первый элемент задержки, блок вычитания, блок вычисления свертки, блок вычисления синуса, блок вычисления косинуса, два блока умножения, три блока усреднения и блок деления, первый и второй входы первого блока определения модуля соединены с первым и вторым входами первого блока определения фазы и являются первым и вторым информационными входами устройства соответственно, выход первого блока определения фазы соединен с первым входом блока вычитания и через первый элемент задержки с вторым входом блока вычитания, выход которого соединен с входом блока вычисления свертки, выход которого соединен с входами блока вычисления синуса и блока вычисления косинуса, выходы которых соединены соответственно с первыми входами первого и второго блоков умножения, вторые входы которых подключены к выходу первого блока определения модуля, выход третьего блока усреднения соединен с первым входом блока деления, выход которого является выходом значений модуля коэффициента корреляции устройства, второй вход блока деления соединен с выходом второго блока определения модуля, выход первого блока усреднения соединен с первыми входами вторых блока определения модуля и блока определения фазы, вторые входы которых соединены с выходом второго блока усреднения, выход второго блока определения фазы является выходом среднего значения фазы устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения точности, в него введены с второго по пятый элементы задержки, три коммутатора, четвертый блок усреднения, блок памяти, третий и четвертый блоки умножения, два, элемента сравне5 1 . ния и элемент ИЛИ, выходы первого и второго блоков умножения соединены соответственно через четвертый и пятый элементы задержки с информационными входами первого и.второго коммутаторов, выходы которых соеди. нены с входами первого и второго блоков усреднения соответственно, выход первого блока определения мо, дуля соединен через третий элемент задержки с информационным входом третьего коммутатора, выход которо.го соединен с входом третьего блока усреднения, вход четвертого блока усреднения подключен к выходу первого блока определения модуля и

332332 через второй элемент задержки соединен с первыми входами первого и второго элементов сравнения, вторые входы которых соединены с выходами третьего и четвертого блоков умножения соответственно, первые входы которых соединены соответственно с первым и вторым выходами блока памяти

10 выход четвертого блока усреднения .соединен с вторыми входами третьего и четвертого блоков умножения, выход элемента ИЛИ соединен с управляющими входами коммутаторов, выходы первого

15 и второго элементов сравнения соединены соответственно с первым и вторым входами элемента ИЛИ.

Фиг.5

1332332

Составитель E.Åôèìîâà

Редактор В.Петраш ТехредЛ.Сердюкова Корректор Л.Патай

Заказ 3834/45 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5 т

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул. Проектная, 4