Устройство для разделения направлений передачи в дуплексных системах связи

Устройство для разделения направлений передачи в дуплексных системах связи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике электросвязи и обеспечивает повышение помехозащищенности. Устр-во содержит блок 1 сргласования, коммутаторы 2 и 15, ЦАП 3, 11, 28, АЦП 4, формирователь 5 кодовых комбинаций, четьфе блока 6, 10, 16, 18, г-р 7 управляющих импульсов, вычитатели 8, 14, 17, сумматоры 9 и 19, блок 12 формирования чисел, регистр 13 Сдвига, адаптивный блок 20 задержки, состоящий из триггеров 21 и 25, эл-та И 22, счетчиков 23 и 26, порогового блока 24 и оперативного запоминающего блока 27, блок 29 управления. 5 3 .п. ф-лы, бил. г (Л со со 1чЭ СЛ to N .t

COIO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (ц 4 Н 04 В 1/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1133675 (21) 4035910/24-09 (22) 12.03.86 (46) 23.08.87. Бюл. и 31 (72) В.Б. Малинкин, В.В. Лебедянцев, О.В. Круглов, Т.И. Редина и В.П. Шувалов (53) 621. 393. 3 (088. 8) (56) Авторское свидетельство СССР

NF 1133675, кл. Н 04 В 1/52, 1983. (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ НАП РАВЛЕНИЙ ПЕРЕДАЧИ В ДУПЛЕКСНЫХ СИСТЕМАХ СВЯЗИ

„„SU„„1332542 А 2 (57) Изобретение относится к технике электросвязи и обеспечивает повышение помехоэащищенности. Устр-во содержит блок 1 сргласования, коммутаторы

2 и 15, ЦАП 3, 11, 28, АЦП 4, формирователь 5 кодовых комбинаций, четыре блока 6, 10, 16, 18, r-p 7 управляющих импульсов, вычитатели 8> 14, 17, сумматоры 9 и 19, блок 12 формирования чисел, регистр 13 сдвига, адаптивный блок 20 задержки, состоящий из триггеров 21 и 25, эл-та И 22, счетчиков 23 и 26, порогового блока 24 и оперативного запоминающего блока 27, блок 29 управления.5 э.п. ф-лы, 6 ил.

1332542

Изобретение относится к технике электросвязи, может быть использовано в системах передачи данных по каналам связи для разделения направлений пере5 дачи, и является усовершенствованием устройства, описанного в авт. св.

У 1133675.

Цель изобретения — повышение помехозащищенности. 10

На фиг. 1 — представлена структурная электрическая схема предлагаемого устройства; на фиг. 2 — вариант выполнения блока согласования; на фиг. 3 - вариант выполнения формирова-1б теля кодовых комбинаций; на фиг. 4 вариант выполнения блока .управления; на фиг. 5 — вариант выполнения блока формирования чисел; на фиг. 6 — эпюры напряжений, поясняющие работу устрой- 20 ства.

Устройство для разделения направлений передачи в дуплексных системах связи содержит (фиг. 1) блок 1 согласования, первый коммутатор 2, первый 25 цифроаналоговый преобразователь 3, аналого-цифровой преобразователь 4, формирователь 5 кодовых комбинаций первый блок 6 памяти, генератор 7 управляющих импульсов, первый вычита- gp тель 8, первый сумматор 9, второй блок 10 памяти, второй цифроаналоговый преобразователь 11, блок 12 формирования чисел, регистр 13 сдвига, второй вычитатель 14, второй. коммута35 тор 15, третий блок 16 памяти, третий вычитатель 17, четвертый блок 18 памяти, второй сумматор 19 адаптивный блок 20 задержки, состоящий из первого триггера 21, элемента И 22,перво- 4о го счетчика 23, порогового блока 24, второго триггера 25, второго счетчика 26 и оперативного запоминающего блока 27, третий цифроаналоговый преобразователь 28, блок 29 управления. 4>

Блок 1 согласования содержит (фиг. 2) линию 30 задержки, постоянный запоминающий блок 31 и сумматор

32 по модулю два.

Формирователь 5 кодовых комбинаций содержит (фиг. 3) счетчик 33, постоянный запоминающий блок 34 и элемент

35 запрета.

Блок 29 управления содержит (фиг.4) счетчик 36, дешифратор 37 и элемент

38 запрета.

Блок 12 формирования чисел содержит (фиг. 5) блок 39 формирования значащих моментов, измерительный счетчик 40, блок 41 буферной памяти и усилитель-ограничитель 42.

Устройство работает следующим образом.

Работу устройства можно разделить на процесс предварительной адаптации под параметры канала связи и процесс дуплексной передачи информации.

Процесс предварительной адаптации заключается в следующем.

С управляющего выхода (не показан) оконечного оборудования данных (ООД) в момент С поступает логический нуль (фиг. 6a). Данный сигнал подключает (фиг. 1) выход формирователя 5 через первый коммутатор 2 ко входу первого цифроаналогового преобразователя 3 (фиг.6 ), а также обнуляет второй блок 10 памяти и счетчик 36 в блоке

29 управления (фиг. 4). При обнулении счетчика 36 в блоке 29 управления снимается сигнал запрета со второго входа элемента 38 запрета. Тактовые импульсы проходят через элемент 38 запрета (фиг. 6 ), но счетчик 36 остается в нулевом (исходном) состоянии, так как на его R-вход с выхода

ООД поступает обнуляющий потенциал (фиг. 6а). На первом выходе дешифратора 37 в блоке 29 управления формируется короткий импульс (фиг.бю),который сбрасывает счетчик 33 в формирователе 5 (фиг.3) в нулевое состояние. При обнулении счетчика 33 убирается блокирующий сигнал по второму входу элемента 35 запрета, тем самым разрешается прохождение тактовых им-. пульсов с выхода генератора 7 на тактовый вход счетчика 33 (фиг.6 ).

После окончания поступления короткого импульса с первого выхода блока

29 управления (фиг.6 ь) тактовые импульсы, пройдя элемент 35 запрета, поступают на тактовый вход счетчика

33, изменяя состояние последнего (фиг.6 ). Счетчик 33 изменяет адреса в постоянном запоминающем блоке (ПЗУ)

34, в котором хранятся необходимые цифровые комбинации для предварительного обучения всего устройства под параметры канала связи. В постоянном запоминающем блоке 34 (фиг. 3) по адг/г ресам с нулевого до 2 (r — разрядность счетчика 33) хранятся разрешенные цифровые комбинации. Количество используемых цифровых комбинаций (z) зависит от использования разрядности первого, второго и третьего цифроана1332542

15

20

Пы Цо (4

1 (2) После формирования последней разрешенной двоичной цифровой комбинации 45

U >(K 4 t) на третьем выходе постоянного запоминающего блока 34 в момент формируется короткий импульс (фиг.6 к), который подается в ООД. По данному сигналу прекращается подача логическо-50 го нуля (фиг. 2а) из ООД, обнуление второго блока 10 памяти и счетчика

36 в блоке 29 управления. Однако по окончании управляющего сигнала с выхода ООД (фиг.6 ) первый коммутатор 2 55 остается в прежнем состоянии (фиг.6 ), подключая выход формирователя 5 ко входу первого цифроаналогового преобразователя. Следует отметить, что логовых преобразователей 3, 11,28 и аналого-цифрового преобразователя 4 как z = 2". При десяти разрядах количество двоичных комбинаций равно

1024 (фиг. 6d,е).

Таким образом, счетчик 33 перебирает адреса постоянного запоминающего блока 34, тем самым на вход первого цифроаналбгового преобразователя 3 подаются используемые цифровые комбинации, соответствующие U. (К 4t), которые преобразуются в соответствующие аналоговые напряжения V,(t). Следует отметить, что в зависимости от подключенного канала связи, величины

U(t) могут изменяться в широких пределах. На фиг. 6 на временном интервале t -t, показаны данные цифровые комбинации U;(K 4 t), которые затем преобразуются в двоичные комбинации аналогоцифровым преобразователем 4.

При этом величина По(К 4 t) соответствует V0,(t) на выходе первого цифроаналогового преобразователя 3, и

Uо(К 4 t) на выходе аналого-цифрового преобразователя АЦП 4. Аналогично можно записатн:

U„(К 4t) - U,(t) U„(K 4 t)

2 2

U„(KD t) 0„(t) U„(K 4 t) (1) Величины U;(K d t), которые являются откликами входа канала связи на соответствующие цифровые комбинации, записываются в первый блок 6 памяти в соответствии с выражением (1), т.е. в ячейку с адресом U (К 4 t) записывается отклик U,(K cIt) и т.д.

40 в процессе предварительной адаптации сигналы противоположной стороны,согласно рекомендации MKKTT У, 26, TEP должны отсутствовать.

Начиная с момента времени t до мо2 мента (фиг.бх), счетчик 33 в формирователе 5 изменяет свое состояние от 2 до 2 (3/4" ). По данным адресам в постоянном запоминающем блоке

34 записаны отсчеты зондирующего сигнала Б (К 4 t), где и — частота зон1 дирующего сигнала, необходимого для определения гладкой задержки; гладкая задержка. Гладкая задержкаэто время между началом передачи сигнала и моментом появления в точке передачи первого эхо-отклика канала на переданный сигнал. Зондирующий сигнал равен

Зондирующий сигнал U (К 4 t) преоб1 разуется первым цифроаналоговый преобразователем 3 в аналоговый сигнал

V(t), который поступает в канал свя 1 зи и одновременно в аналого-цифровой преобразователь 4, где он квантуется по уровню, приобретая вид U (К 4 t) .

Сигналы П, (К 4 t) поступают на один 1 из входов первого вычитателя 8 и на вход первого блока 6 памяти. Так как зондирующий сигнал U (К 4 t) составлен из разрешенных отсчетов U;(K 4t),отклики на которые записаны в виде двоичных комбинаций в первом блоке 6 памяти, то при передаче одного из разрешенных уровней, к примеру Uo(K 4 t), на выходе первого вычитателя 8 будем иметь

4г) 00(Кn+ t) Uî,(K 4

rye U (K„„4t) и U,(Ê, 4t) — отклики канала связи на одинаковую цифровую комбинацию U (К 4 t) в разные (K„„ t) и (K< 4t) моменты времени. Аналогично обстоит дело при передаче любой дру- . гой комбинации U;(K 4t) .

Таким образом, зондирующий сигнал

U,(К 4 t) не проходит в сторону собственного приемника (не показан).

Иначе обстоит дело при появлении эхо-сигнала который, спустя некоторый промежуток времени появляется на выходе аналого-цифрового преобразователя 4. Согласно теоретическим и экспериментальным исследованиям данный

1332542 промежуток времени н зависимости от длины канала тональной частоты может изменяться практически от нуля до

500 м/с (для спутниковых каналов свя5 зи) .

Итак, спустя m тактовых интервалов на входе аналого-цифрового преобразователя 4 появляется эхо-сигнал, который обусловлен зондирующим сигналом 10

v„,(t).

Тогда на его выходе будем иметь сумму двух составляющих: самого зондирующего сигнала U Ä(K d t) эхосигнала U9x, (К Lit). эхо у„

На выходе первого нычитателя 8 при передаче любого разрешенного уровня, например опять Uo(К d t), будем иметь

1 о(К n+ m d t) = U,(K n.„dt) + Оэхош„

20 x(K n+, 4 t) U (K n+, d t) = Пэ«о, х(К „d t) (4)

Так как н интервал времени t„ + второй блок 10 памяти б обнулен, То 25 сигнал на выходе первого сумматора 9 в данном случае будет. равен

М (К „, dt) = Uaxo up (К „d t) + 0 (5)

Сигнал U „,,„,,(K „„ 4 .) записывается

30 но второй блок 10 памяти по адресу

U,(Ê dt).

Аналогично обстоит дело при передаче формирователем 5 других цифровых отсчетов зондирующего сигналами (K d t), 35

Действительно, если формирователь

5 вновь формирует значение Uo(K d t), то на выходе перного вычитателя 8 будем иметь

n+ m+x h t) U эхо „(K n+g dt) + Uo(K n+m+ ddt? Uoxov„(Кn+„d t)

0 О (К n + ххх 4 ) Ц а х о 1 (К n+ 2 4 ) (6) 45

Как видно из формулы (6), на выходе первого нычитателя 8 при компенсации сигналон собственного передатчика принимаемый сигнал, поступающий из канала связи, представлен разностью 50 принимаемого сигнала на двух соседних тактовых интервалах. С помощью первого сумматора 9 и второго блока

10 памяти данная модуляция устраняется. 55

Действительно, на вьмоде первого сумматора 9 будет

М,(К„,„;e) = 1.,(К„,Ä+xdt) +

Значение эхо-сигнала U>xo (K dt) эхо, записывается по тому же адресу

Uo(K at) но второй блок 10 памяти и т.д.

Таким образом, при формировании формирователем 5 зондирующего сигнала

U> (К d t) сам зондирующий сигнал на

1 выходе первого сумматора 9 отсутствует. Однако все эхо-сигналы, которые проходят через дифференциальную систему канала ТЧ, проходят и через данное устройство разделения направлений.

Данные цифровые отсчеты эхо-сигналов U q„o,х(К d t) преобразуются в ана" логовый вид U а„,„(t) во втором циф1 роаналогоном преобразователе 11 и подаются на вход блока 12 формирования чисел.

Блок 12 формирования чисел (фиг.5) усилинает и ограничивает сигнал

Ц э«о w,(t) н усилителе-ограничителе

42, Далее в блоке 39 формирования значащих моментов переходы через нуль сигнала U ах, хэ (С) отмечаЬтся короткими импульсами. В измерительном счетчике 40 измеряется время между соседними 1 и (1+1) полупериодами частоты ы„ зондирующего сигнала

11 охо м, () °

Результат измерения в виде двоичного числа (-А ) фиксируется в блоке

4 1 буферной памяги с приходом очередного (1+1) короткого импульса. Таким образом, на выходе блока 12 формиронания чисел поочередно будут появляться двоичные числа (-А;), характеризующие длительности полупериодов сигнала U эхо ы,(t) .

Числа (-А;) начинают проходить на первый вход второго вычитателя 14 и одновременно через регистр 13 сдвига на второй вход второго вычитателя 14.

ТаК как в момент t (фиг ° 6 ) на первый вход регистра 13 сдвига бып подан кратковременный обнуляющий потенциал, то до полного заполнения регистра 13 сдвига на вьжоде второго вычитателя 14 будут длительности полупериодов -А,. После заполнения реги1 стра 13 сдвига на выходе второго вычитателя 14 появляется раэностная величина (А;,„- А.), где величина К характеризует длину регистра сдвига 13 ° к

Т2к -(А „+А2+А +...+A„)= А,.(8) )-1

После (К+1) полупериода будем иметь

К+« к

;-А, +A к+„= — . А, (9)

)=г

После (K+n) полупериодов будем иметь

K+n (1О) 35

Т (к ) 1=)«

7 13325

Так KBK c момента t2 po t третий блок 16 памяти обнулен (фиг.б ), то выход второго вычитателя 14 через второй коммутатор 15 и третий вычитатель 17 оказывается подключенным ко входу второго сумматора 19.

Пусть на выходе второго вычитателя 14 прявилось число (-А,), которое характеризует длительность первого полупериода частоты сигнала V „,„, (t).

10 " 471

Данное число (-А „) проходит через второй вычитатель 14, второй коммутатор 15 и третий вычитатель 17, подается на вход второго сумматора 19.

Так как четвертый блок 18 памяти с момента t до t был обнулен (фиг.бз), то на выходе второго сумматора 19 будем иметь число (-А ). С приходом

1 (-А ) на выходе второго сумматора 19 имеем -(А„ + А ) и т.д.

После заполйения регистра 13 сдвига на выходе второго сумматора 19 будем иметь

42 8 памяти, то U„ (t) не проходит в сторону собственйого приемника. На выходе первого коммутатора 2 будут лишь присутствовать эхо-сигналы V,„, „, (й), которые обусловлены сигналом О)„ (С).

Сигнал U „, „, (t), пройдя блок 12 форг мирования чисел, преобразуется в числа (+В;), аналогично полученным ранее числам (-А;), которые характеризовали сигнал V,„. „ (t). Таким об «« разом как только иэ канала связи будет приниматься сигнал V,„ (t), это означает, что гладкая задержка закончилась. Для удобства реализации адаптивного блока 20 задержки, в котором фиксируется величина гладкой задержки, выбирают (А;I= (В;1.

С этой целью на тактовый вход измерительного счетчика 33 с выхода генератора 7 подают частоту, определяемую выражением ф+«

1 1 — +

2и, 2 и32 где m — разрядность счетчика 35;

ы и ы — частоты зондирующих сигналов

V (t) и V (й) соответст« Юг венно.

При поступлении чисел +В,, характеризующих длительности полупериодов частоты )«) сигнала U (t), на вход

"г второго сумматора 19 íà его выходе через определенное время, называемое временем анализа, появится сигнал, равный

Таким образом, начиная с момента и до t<, второй сумматор 19 совместно с четвертым блоком 18 памяти выполняет функцию "скользящего сумма-! тора". В момент и формирователь 5 начинает генерировать второй зондиру)o))tnt сигнал Uz (К л.t) е С этой

Ыг целью тактовые. импульсы, проходя через элемент 35 запрета переводят счетчик 33 в формирователе 5 в состо3йv яние 2 (где r — - разрядность счетчика 33),. В постоянном запоминающем блоке 34 по адресам начиная с 2 г

Э до 2, записаны цифровые отсчеты второго зондирующего сигнала U„ (S С), 2 представляющего собой синусоиду с частотой следования иг.

Зондирующий сигнал И „ (t) поступа"2 ет в канал связи и одновременно в аналого-цифровой преобразователь 4, Так как U (t) также составлен иэ цифровых отсчетов U;(Kat), реакции на которые имеются в первом блоке 6

yern (12)

« = )««

40 Время между началом передачи сигнала U (t) и появлением сигнала

U » (t), прошедшего эхо-тракт подОЫ2 ключенного канала связи, характеризует величину гладкой задержки. Для ее

45 измерения служит первый триггер 21 ° элемент И 22 и первый счетчик 23 в адаптивном блоке 20 задержки (фиг.1).

При формировании сигнала U (К dt) формирователем 5 на втором выходе по50 следнего появляется короткий импульс (фиг.б ), который устанавливает пер вый триггер 21 в единичное состояние (фиг. бн) ° а первый счетчик 23 принудительно устанавливается в исходное

55 состояние (фиг.б p). Первый триггер 21 принудительно разблокирует элемент

И 22 (фиг.6))), тем самым тактовые импульсы с выхода генератора 7 проходят на вход первого счетчика 23, ко9 13325 торый начинает изменять свое состояние до тех пор, пока с выхода скользящего сумматора не появится сигнал

Т (К+тп), который вернет первый триггер 21 в исходное состояние (фиг.б ) 5 и закроет элемент И 22. Следует отметить, что счетчик 23 выполняется с предустановкой, в которой в первый момент фиксируется число, равное половине длины регистра сдвига 13-К/2.

Двоичное число, которое записано в счетчике 23, характеризует гладкую задержку данного канала связи.

В момент t счетчик 33 достигает значения 2" ° После этого элемент 35 запрета закрывается, и формирователь

5 прекращает свою работу.

В момент С начинается обучение устройства разделения под эхо-сигналы.

С этой целью сигнал со второго вы- 2О хода блока 29 управления подключает выход первого сумматора 9 через второй коммутатор 15 на вход третьего блока 16 памяти и на один из входов третьего вычитателя 17 (фиг,б к).

Начиная с момента С и до момента производится обнуление четвертого блока 18 памяти (фиг.áx) сигналом с третьего выхода блока 29 управления.

Короткий импульс с четвертого выхода блока 29 управления (фиг.б м) в момент t возвращает первый коммутатор 2 в исходное состояние. Этим самым выход блока 1 оказывается подключенным ко входу первого цифроаналого- З5 вого преобразователя 3. С информационного выхода ООД начинает поступать случайный двоичный сигнал а . (фиг.бс), I который в блоке 1 с помощью сумматора

32 по модулю два и линии 30 задержки 40 (фиг.2) перекодируется в относительный сигнал по следующему закону (6): (13) а; = а; Я а °

I где а. и а. — соответственно переко1 1 дированный и неперекодированный двоичные символы, подлежащие передаче, 50

В соответствии со значением перекодированного сигнала в постоянном запоминающем блоке 31 хранятся соответствующие цифровые отсчеты U,. (Кп t), порядок следования которых соответст- 55 вует амплитудной, частотной или фазовой модуляции. Следует отметить,что каждому перекодированному символу а„ соответствует определенная совокуп42 10 ность цифровых отсчетов U;(K 4 t), отклики КС на которые записаны в первом блоке 6 памяти.

Перекодированные символы а . пос1 тупают в адаптивный блок 20 задержки, который должен их задерживать ровно на величину гладкой задержки. Как показано вьппе, величина гладкой задержки в виде двоичного числа хранится в первом счетчике 23.

Пусть второй счетчик 26 и второй триггер 25 находятся в нулевом состоянии. Второй счетчик 26 под действием тактовых импульсов с выхода генератора 7 начинает изменять свое состояние. Пороговый блок 24 сравнивает состояние второго счетчика 26 с величиной гладкой задержки, хранимой в первом счетчике 23. Как только состояние второго счетчика 26 достигнет величины гладкой задержки, на выходе порогового блока 24 появляется логическая единица, которая фиксируется во втором триггере 25. Сигнал с выхода второго триггера 25 обнуляет второй счетчик 26, и цикл работы последнего повторяется. Таким образом, период работы второго счетчика 26 определяется величиной гладкой задержки, которую обозначим через t (фиг.б ).

1п. 3Î4

Так как выход второго счетчика 26 подключен к адресным входам оперативного запоминающего блока 27, то производится задержка символов а. ровно

1 на величину гладкой задержки.

Таким образом, если на входе адап-. тивного блока 20 задержки появляется ( информационный символ а. в момент t

1 1 (фиг.бг), то на его выходе данный символ а, появляется в момент t +t

1 гл. зад (фиг.б().

Пусть на входе постоянного запоминающего блока 31 последовательно поI являются (фиг.2) двоичные символы а (1 а,..., а „, которые необходимо передать по каналу связи (фиг.б т). Каждый ( из передаваемых символов а. состоит 1 из совокупности разрешенных цифровых комбинаций U;(К a t).

Как показано вьппе, передаваемые сигналы V(t) с выхода первого цифроаналогового преобразователя 3 на вход собственного приемника не проходят.

К приемному устройству (не показано) проходят лишь сигналы, которые поступают иэ канала связи. Так как эхосигналы возвращаются из канала связи через время гладкой задержки, то на совокупность передаваемых символов

133254 а, а,..., а, которые задержаны на время гладкои задержки в адаптивном блоке 20 задержки, канал связи откликнется соответствующим эхо-сигнаJIoM U ухо 1 (t) °

Аналогично, на комбинацию а,а,. (2 э

° ., а„, канал связи откликнется эхосигналом U (t) и т.д. Если совоi купность символов а1 подать в качест- 1О ве адресов а, е (0,1) в третий 16 и четвертый 18 блоки памяти в третьем блоке 16 памяти с момента t до запишутся образцы эхо-сигналов (t). При этом на каждую дво1 ичную цифровую комбинацию символов а,, на выходе адаптивного блока 20 задержки канал связи вьщает только свой отклик Uyxo (t). Это позволяет

1 с помощью третьего блока 16 памяти и третьего вычитателя 17 скомпенсировать эхо-сигналы, а с помощью второго сумматора 19 и четвертого блока

18 памяти восстановить форму принимаемого сигнала. Компенсация эхо-сиг- 25 налов производится аналогично компенсации сигналов передатчика, проникающих непосредственно на вход собственного приемника. Таким образом, первый блок 6 памяти и первый вычитатель 8 являются своеобразным фильтром-пробкой для сигналов собственного передатчика, проникающих на вход приемника. При этом первый сумматор 9 и второй блок

1О памяти позволяют восстановить фор- З5 му принимаемого сигнала и эхо-сигналов и беэ искажения пропустить их иэ канала связи (эхо-сигналы и принимаемый сигнал противоположной стороны) .

Третий блок 16 памяти и третий вычитатель 17 являются фильтром-пробкой для эхо-сигналов. При этом второй сумматор 19 и четвертый блок 18 45 памяти позволяют пропустить без искажения принимаемый сигнал.

В момент t обучение устройства

5 под параметры канала связи заканчивается. При этом в первом блоке 6 памяти хранятся отклики входа канала связи U (К n t) на цифровые двоичные комбинации U (К 8 t), а в третьем блоке 16 памяти хранятся отклики канала связи О,„,, (К nt). В адаптивном бло- 55 ке 20 задержки (в первом счетчике 23) хранится величина гладкой задержки.

Блок 29 управления послеДним тактом с пятого выхода дешифратора 37 (фиг.4) 2 l2 закрывает элемент 38 запрета, тем самым блок 29 управления заканчивает свою работу.

Поскольку образцы У (К n t) и

U »„ (K nt), записываемые в первый

""1

6 и третий 16 блоки памяти зависит от подключенного канала связи, данное устройство является адаптивным и позволяет настроиться под любые параметры двухпроводного канала связи.

Процесс разделения направлений передачи в дуплексных системах связи кратно можно пояснить следующим образом.

Пусть на вход постоянного запоминающего блока 31 поступает двоичный символ а + t — перекодированный I г,э. двоичный символ на (i+t, ) тактовом интервале, где t, означает величину гладкой задержки. Йа его выходе символу а,. + t э соответствует совокупность цифровых двоичных комбинаций, например, U,,(K nt), U,(К nt),..., U (K d t), причем данные цифровые комбинации поступают на вход первого цифроаналогового преобразователя 3 последовательно друг за другом. Каждый иэ передаваемых символов U (K d t) компенсируется с помощью первого блока

6 памяти и первого вычитателя 8, при этом все сигналы, которые поступают иэ двухпроводного канала связи, на выходе первого вычитателя 8 оказываются промодулированными по закону передавемых данных (формулы 1-7). С помощью первого сумматора 9 и второго блока 10 памяти восстанавливается форма принимаемых сигналов, поступающих их двухпроводного канала связи.

После обучения второй коммутатор 15 коммутирует выход первого сумматора

8 ко входу третьего блока 16 памяти и третьему вычитателю 17.

Адаптивный блок 20 задержки на своем выходе выдает задержанные передаваемые символы а,, которые являются адресами в третьем 16 и четвертом

18 блоках памяти. С помощью третьего блока 16 памяти и третьего вычитатеI ля 17 производится компенсация эхосигналов U >>,. (t), при этом приниЪ маемый сигнал оказывается промодулированным вновь, уже по закону следования символов а. с выхода адаптив1 ного блока 20 задержки. С помощью второго сумматора 19 и четвертого блока 18 памяти восстанавливается форма принимаемого сигнала у(К n t), а

1-4

1332542

13 с помощью третьего цифроаналогового преобразователя 28 он преобразуется в аналоговый вид y(t) и выдается в приемное устройство (не показано). (1

Таким образом, в одной полосе частот разделено два направления передачи с совпадающими спектрами при наличии эхо-сигналов.

Ф о р м у л а и з о б р е т е н и я

1. Устройство для разделения направлений передачи в дуплексных системах связи по авт.св. М 1133675, о т л и ч а ю щ е е с я тем, что, с целью повышения помехозащищенности, введены адаптивный блок задержки, третий и четвертый блоки памяти, третий цифроаналоговый преобразователь, 20 блок управления и последовательно соединенные блок формирования чисел, регистр сдвига, второй вычитатель, к второму входу которого подключен выход блока формирования чисел,второй коммутатор, к управляющему входу которого подключен первый выход блока управления, третий вычитатель, ко второму входу которого подключен выход третьего блока памяти, и второй 30 сумматор, выход которого подключен ко входу третьего цифроаналогового преобразователя и к первому сигнальному входу четвертого блока памяти, второй сигнальный вход которого соединен со вторым сигнальным входом третьего блока памяти, к первому сигнальному входу которого подключен выход второго коммутатора, со вторым входом регистра сдвига, с первым вхо- 40 дом блока формирования чисел, ко второму входу которого подключен выход второго цифроаналогового преобразователя, с выходом генератора управляющих импульсов, который под- 4r ключен к первому сигнальному входу адаптивного блока задержки, и с первым входом блока управления, первый, второй, третий и четвертый выходы которого подключены соответственно к первому управляющему входу третьего блока памяти, второй управляющий вход которого соединен с выходом адаптивного блока задержки, к первому управляющему входу четвертого блока памяти, выход которого соединен со вторым входом второго сумматора и со вторым сигнальным входом адаптивного блока задержки, ко второму управляющему входу первого коммутатора и к управляющему входу формирователя кодовых комбинаций, второй выход которого подключен к управляющему входу адаптивного блока задержки, информационный вход и выход которого соединены соответственно со вторым выходом блока согласования и со вторым управляющим входом четвертого блока памяти, при этом информационный вход второго коммутатора соединен с информационным входом второго блока памяти, установочный вход которого соединен со вторым входом блока управления.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что адаптивный блок задержки содержит последовательно соединенные первый триггер, элемент И, первый счетчик, пороговый блок, второй триггер, второй счетчик и оперативный запоминающий блок, второй вход которого соединен со вторыми входами второго триггера, элемента И и второго счетчика и является первым сигнальным входом адаптивного блока задержки, вторым сигнальным входом которого является первый вход первого триггера, второй вход которого соединен с вторым входом первого счетчика и является управляющим входом адаптивного блока задержки, информационным входом и выходом которого являются соответственно третий вход и выход оперативного запоминающего блока, первый вход которого соединен с вторым входом порогового блока.

3. Устройство по и.1, о т л и— ч а ю щ е е с я тем, что блок согласования содержит линию задержки и последовательно соединенные сумматор по модулю два и постоянный запоминающий блок, второй вход которого соединен с первым входом линии задержки, второй вход и выход которой соединены соответственно с выходом и с первым входом сумматора по модулю два, второй вход которого является информационным входом блока согласования, управляющим входом и первым и вторым выходами которого являются соответственно второй вход и выход постоянного запоминающего блока и выход сумматора по модулю два °

4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что формирователь кодовых комбинаций содержит поl6

l5

1332542 следовательно соединенные элемент запрета, счетчик н постоянный запоминающий блок, выходы которого являются выходами формирователя кодовых комбинаций, входом которого является первый вход элемента запрета, ко второму входу которого подключен второй выход счетчика, второй вход которого является управляющим входом формирователя кодовых комбинаций.

5. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления содержит последовательно соединенные элемент запрета, счетчик и дешифратор, один выход которого подключен к первому входу элемента запрета, второй вход которого и второй вход счетчика являются соответственно вторым и первым входами блока управления, выходами которого являются другие выходы дешифратора.

6. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования чисел содержит последовательно соединенные усилитель-ограничитель, блок формирования значащих моментов, измерительный счетчик и блок буферной памяти, выход которого является выходом блока формирования чисел, первым и вторым входами которого являются соответственно второй вход измерительного счетчика, первый вход которого соединен с вторым входом блока буферной памяти, и вход усилителя-ограничителя.

1332542

Фиг о

Составитель А. Москевнч

Техред JI.Ñåðäþêoâà

Корректор С. Черни

Редактор Н. Егорова

Заказ 3850/56

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 г д е

Тираж 638

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

t

С