Устройство тактовой синхронизации

Устройство тактовой синхронизации

Иллюстрации

Показать все

Реферат

 

Изобретение может использоваться в многоканальных системах связи с частотно-разнесенными канальными сигналами и фазоразностной модуляцией и обеспечивает повышение точности синхронизации в каналах с селективными замираниями. Устр-во содержит усилитель-ограничитель 1, перемножители 2 и 3, интеграторы 4 и 5, вычислители 6 и 7 модулей проекций сигнала , сумматор 8, компаратор 9, регистр 10 памяти, блок 11 добавления и вычитания импульсов, делители 12 и 15, формирователь 13 служебных сиг1«алов, генератор 14 импульсов и формирователь 16 ортогональных сигналов. Входной фазоманипулированный сигнал преобразуется усилителем-ограничителем 1и перемножается в перемножителях 2и 3 с высокочастотными импульсами заполнения, поступающими с генератора 14 через делитель 15 и ортогональными сигналами вида меандр , формируемыми формирователем 16. В результате на выходах перемножителей 2 и 3 появляются пачки импульсов, соотв. площадям совпадения входного информационного сигнала и опорных ортогональных сигналов. Лачки импульсов интегрируются в интеграторах 4 и 5,построенных на реверсивных счетчиках. Сравнение сумм модулей проекций сигнала дает возможность определить направление подстройки фазы импульсов тактовой частоты, формируемых делителем 12. 6 ил. i (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 151) 4 Н 04 L 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3900265/24-09 (22) 27.05.85 (46) 23.08.87. Бюп.У 31 (72) О.Ф.Корхов, Б.Н.Краснов и А.В.Курбатов (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР

В 932642, кл. Н 04 L 7/08, 1979.

Заездный А.М., Окунев Ю.Б., Рахович Л.М. Фазораэностная модуляция и ее применение для передачи дискретной информации. — М.: Связь, 1967, с.264-267, рис.610. (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение может использоваться в многоканальных системах связи с частотно-разнесенными канальными сигналами и фазоразностной модуляцией и обеспечивает повьппение точности синхронизации в каналах с селективHbMH замираниями. Устр-во содержит усилитель-ограничитель 1, перемножители 2 и 3, интеграторы 4 и 5, вычислители 6 и 7 модулей проекций сигнала, сумматор 8, компаратор 9, регистр

10 памяти, блок 11 добавления и вычитания импульсов, делители 12 и 15, формирователь 13 служебных сигналов, генератор 14 импульсов и формирователь 16 ортогональных сигналов. Входной фазоманипулированный сигнал преобразуется усилителем-ограничителем

1 и перемножается в перемножителях

2 и 3 с высокочастотными импульсами заполнения, поступающими с генератора 14 через делитель 15 и ортогональными сигналами вида меандр, формируемыми формирователем 16. В результате ка выходах перемножителей 2 и 3 появляются пачки импульсов, соотв. площадям совпадения входного информационного сигнала и опорных ортогональных сигналов. Пачки импульсов интегрируются в интеграторах 4 и 5,построенных на реверсивных счетчиках..Сравнение сумм модулей проекций сигнала дает воэможность определить направление подстройки фазы импульсов тактовой частоты, формируемых делителем

12. 6 ил.

1332552

?0

S =А S ((.з,t + 4 . ) Изобретение относится к технике связи и может быть использовано в одноканальньгх и многоканальных системах связи с частотно-разнесенными канальными сигналами и фазоразнос.тной модуляцией, работающих по КВ-каналам или составными каналами связи.

Цель из«бретения — повышение точности си)зхронизации в каналах с селективными замираниями.

На фиг.1 представлена структурная электрическая схема устройства тактовой синхронизации; на фиг.2 структурная электрическая схема форP мирователя ортогональных сигналов; на- фиг.3 — структурная электрическая схема формирователя служебных сигналов; на фиг.4 — структурная электрическая схема вычислителя модулей проекции сигнала; на фиг.5 — временные диаграммы работы устройства; на фиг.6 — временные диаграммы работы форм> рователя служебных сигналов.

Устройств ) тактовой синхрони.зации содержит уси:штоль-ограничитель 1, первый 2 II второй 3 перемножители, первый 4 и второй 5 интеграторы, первый 6 и второй 7 вычислители модулей проекций сигнала, сумматор 8, компаратор 9, рс-).истр 10 памяти, блок 11 добавления и вычисления импульсов, первый делнтсль 12, формирователь 13 служебны:(сигналов, генератор 14 импульсон, второй делитель 15, формирователь 16 ортогональных сигналов.

Последний содержит первый 17 и второй 18 счетные триггеры, Д-триггер

19. Формирователь 13 служебных сигналов содержит первый 20 и второй 21 счетные триггеры, первый 22 и второй

23 Д-триггеры, первый 24, .второй 25 и третий 26 элементы И, первый 27 и второй 28 элементы И-HE первый 29 и второй 30 RS-триггеры, третий 31, четвертый 32 и пятый 33 элементы

И-НЕ. Вычислитель 7 (8) модулей проекций сигнала содержит инверторы 3437, переключающие элементы 38-40.

Устройство тактовой синхронизации работает следующим образом.

Входной фаэоманипулированный сигнал (фиг.5а) вида где i — индекс фазовой манипуляции, преобразуется усилителем-ограничителем 1 в сигнал вида

S = Л . i () L +c )(фиг.5б), кото>

РЫй ПОСтУПаст ОДНС)НРЕЬ(с ННО На ПЕРВЫЕ входы первого 2 и втор«го 3 перемножителей. Такое прссбразование сигнала усилителем-ограничителем позволяет вести в дальнейшем обработку принимаемого сигнала методами дискретной схемотехники. В качестве усилителя-ограничителя может быть исп«льз«вана любая стандартная схема, преобразу))щ(зя анал«гоный сигнал в формат пр)1годш)й для обработки логи-! к о и Т I .I1.

На третf и вход)1 пс рвого 2 и второго 3 перемножителеи подаются ортогональные сигналы в)ща меандр (фиг.5в,г) с частотой, равной несущей частоте входного сигнала, и с произвольной начальной фазой. На вторые входы перемн(>жителей 2 и 3 подаются высокочастотные импул1 сы заполнения (фиг.5д) с вь)хода генератора 14 импульсов через второй делитель 1)

Ортогональные сигналы формируются фс)рмир вателем 16 с>ртогс нальных сигнал«в, кот«рый (30>c сне чивает жесткие временш(е со«тнощения между выходными с игlf;IJ)ами.

Каждь)и и 3 перемножителей 2 и 3 сос тоит из инвс.pT()pÿ и двух трехвхоjg()I3f lx яч pf(И, flif которьгх выполняются функц (и Jl(г ич(c к; г ) умножения

8 „ f II 5 S t, Jf.fÿ перемножителя 2, и 5 1 и ), S для перс множитс:1» 1 I де 5 и S вэаь имоорт«гональ)в)с (игналы вида меандр (фиг.5в,г), а f, — высокочастотные импульсы заполнс ния. В рс зультате перемножения на 131)ходах пер)зого 2 и второго 3 перемножите 1еи появляются пачки импульсов (числа),соответствующие площадям совпадения входного информационного сигнала и опорных ортогональных сикпа:1ов, которые поступают на положительные входы первого

4 и втор«го 5 )интеграторов (фиг.5е,з), и пачки импуль(«13, соответствующие нлощадям совпадения инверсного информационного сигнала и опорных ортогональньгх сиг f;331()I3 которые поступают на отрицательш,)е 1)х«дь1 первого 4 и второго 5 интегратор«в. (фиг.5ж,и).

B течение f)p feff» интегрирования в интеграторе записывается некоторое двоичное число, к«тор«с потом в параллеJIüíîì коде перепиcûâàåтся в сумматор.

Ко шчество разря;1)в первого 4 и второго 5 )(нт I ра> рон выбрано с та1332552

?О

:30

55 ким расчетом, чтобы они не переполнялись з"- время интегрирования, pdB ное Т/2 — половине длительности одной элементарной посьгггки, даже при полном совпадении перемножаемых сигналов. Обнуление первого 4 и второго 5 интеграторов производится в конце каждого. интервала интегрирования импульсами, поступающими из формирователя 13 служебных сигналов. Последний необходим для формирования импульсов обнуления первого 4 и второго 5 интеграторов, импульсов считывания для компаратора 9 и импульсов записи для регистра 10 памяти °

Формирователь 13 служебных сигналов работает следующим образом.

По сигнальному входу с генератора

14 импульсов на формирователь 13 служебных импульсов поступают импульсы высокой частоты вида меандр (фиг.ба)

При помощи делителя на четыре (счетные триггеры 20 и 21) и элементов

И 24-26 формируются сдвинутые одгга относительно другой тактовые последовательности f (фиг.бб), f (фиг.бв) и f, (фиг.бг). По управляющему входу на формирователь поступают тактовые импульсы с периодом, равным длительности информационной посылки 1., (фиг.бд). На Д-триггерах 22 и 23 осуществляется временная привязка фронтов тактовых импульсов соответственно к частотам Г (фиг.áe) « 1

1 7 (фиг.бж). Площадь несовпадения этих сигналов (фиг.бе,ж) стробируется частотой f (фиг.бз,м), в результате 2 чего на выходе первого элемента

И-НЕ 27 выделяются импульсы переднего а на выходе второго элемента

И-НЕ 28 импульсы заднего фронта тактовых импульсов Г, (фиг.би,к), поступающие соответственно на компаратор 9 и регистр 10 памяти. На RSтриггерах 29 и 30 (фиг.бл,о)и третьем

31 и четвертом 32 элементах И-НЕ происходит перепривязка переднего и заднего фронтов F к f, что эквивалентно временной задержке фронтов.

Задержанные передний (фиг.бн) и задний (фи .бп) фронты объединяются и инвертируются на пятом элементе

И-НЕ 33. Полученный сигнал (фиг.бр) является обнуляющим сигналом для первого 4 и второго 5 интеграторов.

Благодаря временной задержке обнуление интеграторов 4 и 5 происходит позже записи кода в регистр 10 памяти и позже считывания импульса подстройки иэ компаратора Ч.

Импульсы обнуления интеграторов

4 и 5 (фиг.5н) соответствуют фронтам импульсов тактовой частоты (фиг.5к), получаемой с выхода первого делителя

12. Они задают для первого 4 и второго 5 интеграторов интервалы интегрирова гия, соответствующие первому и второму полутактовым интервалам.

В первом 4 и втором 5 интеграторах к концу интервала интегрирования занисываются двоичные коды чисел, соответствующие разности чисел импульсов, поступающих по отрицательному и положительному входам интеграторов.

Знаки кодов чисел, записанных к к нцу интервала инте1рирования в первом 4 и втором 5 интеграторах, определяются на знаковых (последних) раз. рядах интеграторов. Выходы кодовых разрядов первого 4 и второго 5 интеграторов, а также их знаковых разрядов подключены к вычислителям 6 и

7 модулей проекций сигнала, каждый из которых представляет собой параллельную коммутационнуv схему, построенную гга иггверторах 34-37 и собственно переключающих элементах 38-40. управление последними осуществляется сигналом с пос;геднего, знакового разряда интегратора. В случае накопления положительного числа B интеграторе к концу интервала интегрирования его знаковый разряд остается в состоянии

"0" и на выходах вычислителя 6 (7) появляется тот же двоичньп| код числа, что и на выходе интегратора. Если же число, записанное в интеграторе — отрицательное, то знаковый разряд интегратора находится в состоянии "1" (типовая особенность работы цифровых интеграторов, построенных на реверсивных счетчиках) и на выходах вычислителя 7 (6) появляется инверсный или обратный двоичный код числа по отношению к двоичному коду числа на выходе интегратора. В первом случае сигналы с выходов интегратора проходят через верхнее плечо переключающих элементов 38-40, подвергаясь двойному инвертированию, во втором случае — через нижнее плечо с инверсией.

Вычислители 6 и 7 модулей проекций сигнала необходимы д:гя того, 1332552 чтобы реализовать математический алгорптм.

В злви-.имости от потенциала нл выходе знакового разряда интегратора

4 (5) чгре з вычислитель 7 (6) модуля проекции сигнала на соответствующие входы сумматора 8 с выходов интегратора 4 (5) и >дается прямой или дополнительный код числа ° Перепись обратного кодл числа в сумматор 8 точностью до — 1 рлвноценна переписи дополнительного кода числа или математической операции вычисления модуля отрицательного числа. При высокой част>те счетных импульсов неточностью вычисления модуля отрицательного числа, вызванной переписью обратного кодл вместо дополнительного, можно пренебречь. Таким образом, происходит вычисление модуля кода числа, эапислнного в интеграторе 4 (5).

Б суммлт»ре 8 происходит сложение кодов чпгt. > поступивших с выходов вычиглителеи б и 7 модулей проекций сигнаал. В конце первого полутакт >Ho> î ипт рнл.>а, соответствующего первому ин г.р>«глу интегрирования (фиг. 5>к), ко суммы с выхода сумматорл Я п t;(»»ñ>ÿà тся в регистр 10 памяти импуль. ом (фиг . 5л), поступающим из форм >р >ялте>пя 13 служебных сигналов. После чего импульсом обнуления (фиг. >>f) обнуляются интеграторы 4 и

5 и в ни i начиная>т накапливаться но> вые коды чпсг.-t. В конце второго полутактового интервала, соответствующего втор >му интервалу интегрирования, новый код суммы с выходов сумматора 8 поступлет на первую группу входов комплратора 9, на вторую группу входов которого поступают коды суммы иэ регпстрл 10 памяти. В компараторе 9 происходит сравнение кодов сумм, полученных на первом и втором полутлктовых интервалах. В конце второго п .чутлктового интервала на одном из >и,подов компаратора 9 появляется короткий импульс (фиг. 5о, п), поступлн»ций в узел добавления и вычитания импульсов. Этот импульс (фиг.5o,ï) свидетельствует о преобладании тс>го или иного кода суммы.

В предлагаемом устройстве характерной особенностью интеграторов 4 и 5, построенных на реверсивных счетчиках, являегся то, что сумма модулей кодов чисел, получаемых в интеграторах 4 и 5 является величиной посI x 1+1 ч I. Ix 1 +1ч где

35 проекция вектора одноканального сигнала на опорную ось CIlcd t на о первом полутактовом интервале; проекция вектора одноканаль ного сигнала на опорную ось СПс) t на втор м полутактовом интервале.

Х, 40

Ч

>, >

45 проекция вектора одноканального сигнала на опорную ось СП,> с на первом полутактовом интервале; проекция вектора одноканального сигнала на опорную ось CIIu>„t на втором полутактовом

50 интервале.

В результате сравнения двух кодов чисел S = 1 Х 1

=IX,„1 +1ч,, I комплратор 9 вырабатоянной H не злвисит от фазовых соотношений между входным сигналом (фиг.5а,б) и парой опорных ортого5 нальвых сигналов (фиг.5в г) при ус1 повии, что в интервале интегрирования отсутствует момент фазовой манипуляции входного сигнала.

В случае присутствия в интервале интегрирования момента манипуляции интервал интегрирования как бы разбивается на два подинтервала и каждо ! му подинтервалу ставится в соответствие свой вектор. Векторная сумма этих двух векторов есть условный вектор входного сигнала по всему интервалу интегрирования в случае присутствия на этом интервале фаэовой манипуляции. В этом случае гумма его проекций, или сумма кодов чисел, записан. ных в интеграторах, оказывается меньше суммы проекций входного сигнала, не содержащего в интервале интегрирования момента фазовс и манипуляции.

Таким образом, сравнение сумм модулей проекций сигнала дает возмож-! ность определять н,. правление подстройки фазы импульсов тактовой частоты первого де >ителя 12 (фиг.5к).

В предлагаемом устройстве знак расстройки определяется из неравенства.

1332552 тывает либо единичный, либо нулевой потенциал. Этим потенциалом производится переключение, поступающего на компаратор 9 короткого импульса (фиг.5м) с формирователя 13 служебных сигналов, либо на положительный (фиг.5o), либо на отрицательный вход (фиг.5п) блоках 11 добавления и вычитания импульсов °

fl

В случае S (S импульс

i,n,п (фиг.5м) поступает на отрицательный вход блока 11 добавления или вычитания импульса (фиг.5п), в результате чего происходит вычитание одного импульса иэ последовательности импульсов, поступающей со второго делителя

15 на вход первого делителя 12, и задний фронт тактового импульса (фиг.5к) на выходе первого делителя

12 сдвигается на один шаг вправо.

После чего импульсом обнуления (фиг.5н) снова обнуляются интеграторы 4 и 5 и процесса анализа повторяется.

В случае попадания момента манипуляции во второй полутактовый интер1 вал выполняется неравенство S > ьn п S., импульс с выхода компаратора

1, е

9 поступает на положительный вход блока 11 добавления или вычитания импульса и фронт тактовых импульсов (фиг.5к) на выходе первого делителя

12 и сдвигается влево. Таким образом, происходит подстройка фронтов импульсов тактовой частоты (фиг.5к) под моменты фаэовой манипуляции информационного сигнала (фиг.5а,б), В случае отсутствия манипуляции

1 II

S . .= S. импульс подстройки в .л блок 11 добавления и вычитания импульса не.поступает. Система находится в состоянии синхронизма °

В случае попадания момента фазовой манипуляции (фиг.5б) в середину тактового интервала устройство приходит в состояние ложного синхрониэма. Действие помех (канальные искажения входного сигнала, неточность дискретизации) выводят устройство иэ этого состояния.

Ф о р м у л а и з и 6 р е т е н и я устройство тактовой синхронн- анни, содержащее генератор импульсов, р»гистр памяти объединенные пс перво5

У му входу первый и второй псремнпжители, выходы которых подключены ко входам соответственно первого и второго интеграторов, а также последовательно соединенные сумматор, компаратор, блок давления и вычитания импульсов и первый делитель, о т л и ч а ю щ е е с я тем, что, с целью повьпиения точности синхронизации в каналах с селективными замираниями, введены первый и второй вычислители модулей проекций сигнала, формирователь служебных сигналов, второй делитель, формирователь ортогональных сигналов и усилитель-ограничитель, вход которого является входом устройства, а выход усилителя-ограничителя подключен к первым входам первого и второго перемножителей, к вторым вхо25 дам которых и входу формирователя ортогональных сигналов подключен первый выход второго делителя, к входу которого и сигнальному входу формирователя служебных сигналов подключен выход генератора импульсов, а второй выход второго делителя подключен к сигнальному входу блока добавления и вычитания импульсов, при этом первый и второй выходы формирователя ортогональных сигналов подключены к третьим входам соответственно первого и второго перемножителей, а выход первого делителя, являющийся выходом тактовых импульсов устройства, под40 ключен к управляющему входу формирователя служебных сигналов, первый выход которого подключен к управляющим входам первого и второго интеграторов, а второй и третий выходы формирователя служебных сигналов подклю45 чены у управляющим входам соответственно регистра памяти и компаратора, при этом выходы первого и второго интеграторов соответственно через первый и второй вычислители модулей

50 проекций сигнала подключены к первой и второй группам входов сумматора, выходы которых через регистр памяти подключены к второй группе входов компаратора.

1332552

1332552

1 1

6, 6! !

I I

I 1 г!

gl 1

1 1

1! е 1 1

1 !

И

Фиа5

1332552 а

8 г

Ю

Л

И

fl

Фиг.Е

Составитель Г.Лерантович

Редактор Н.Бобкова Техред Л.Сердюкова Корректор И.Муска

Заказ 3850/56 Тираж 638 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д.4/5

Г

Произвол твенно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4