Интерполятор

Интерполятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки дискретных данных. Цель изобретения - устранение возможности перегрузки при ограниченных линейных зонах блоков . Интерполятор содержит элемент задержки 1, регистры , цифроаналоговые преобразователи 3,-3 , первую 4 и вторую 5 матрицы весовых резисторов, дополнительные матрицы весовых резисторов 6,7-, интегрирующие блоки 8, сумматор 9, вход 10, выход 11, шину 12 тактовых импульсов . Последовательность входных отсчетов , поступающая на вход интерполятора , используется для формирования интерполирующего полинома. Конечные разности соответствующего порядка интегрируются в группах интегрирующих блоков. Для предотвращения перегрузок используется принцип распределения обработки. Результаты интегрирования суммируются. В схеме предусмотрена компенсация погрешностей . 2 ил. i (Л «72 ff. со со 4; С5 r--4L.-L---ir: :i L---- , . Фиг. Г

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ä,SUÄÄ 34167

А1

{51) 4 G 06 G 7/30

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

l1O ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ.(21) 4067240/24-24 (223 07.04.86 (46) 30.08 ° 87. Бюл.¹- 32 (71) Рязанский радиотехнический институт (72) В.Е.Борзых (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 1070573, кл. G 06 G 7/30, 1984.

Авторское свидетельство СССР № 987634, кл. G 06 G 7/30, 1983. (543 инткРпопятоР (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки дискретных данных. Цель изобретения устранение возможности перегрузки при ограниченных линейных зонах блоков. Интерполятор содержит элемент задержки ), регистры 2„ -2, цифроаналоговые преобразователи 3 -3 первую 4 и вторую 5 матрицы весовых резисторов, дополнительные матрицы весовых резисторов 6,7, интегрирующие блоки 8, сумматор 9, вход 10, выход 11, шину 12 тактовых импульсов, Последовательность входных отсчетов, поступающая на вход интерполятора, используется для формирования интерполирующего полинома. Конечные разности соответствующего порядка интегрируются в группах интегрирующих блоков. Пля предотвращения перегрузок используется принцип распределения обработки. Результаты интегрирования суммируются. В схеме предусмотрена компенсация погрешностей. 2.нл.

1334167

0 0

0 1 — 1 0 — 1 1 0 0

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки дискретных данных.

Цель изобретения — устранение воэможности перегрузки при ограниченных линейных зонах б,ноков.

На фиг.1 изображена схема предлагаемого интерполятора; на фиг.2— схема интегрирующего блока.

Интерполятор содержит элемент 1 задержки, регистры 2, — 2, цифроаналоговые преобразователи 3, — 3, первую 4 и вторую S матрицы весовых резисторов, дополнительные матрицы 6 и 7 весовых резисторов, интегрирующие блоки 8, сумматор 9, вход 10, выход 11 и шину 12 тактовых импульсов.

Интегрирующий блок содержит интегросумматор 13 и усилитель 14 слежения-хранения.

Интерполятор работает следующим образом. 25

Регистры совместно с цифроаналоговыми преобразователями 3 образуют цифроаналоговый сдвигающий регистр, на парафазных выходах которого формируются сигналы с амплитудами, пропор- щ циональными узловым значениям интерполируемой функции. Выходы цифроаналоговых преобразователей связаны с первыми входами интегрирующих блоков через матрицу 4, которая выполнена так, что первая выходная шина матрицы соединена через и рвый резистор с прямым выходом первого цифроаналогового преобразователя и через второй резистор — с инверсным выходом второго цифроаналогового преобразователя, второй выход матрицы соединен через третий резистор с инверсным выходом второго цифроаналогового преобразователя и через четвертый ре- 45 зистор — с прямым выходом третьего цифроаналогового преобразователя и т.д. Сопротивления всех резисторов матрицы 4 одинаковы. Таким образом,, матрица 4 описывается ленточной диагональной матрицей, имеющей (и+1) столбцов и и строк. Например, для интерполирующего полинома третьей степени она имеет следующий вид:

Дополнительные матрицы весовых резисторов, соединяющие выходы и первые входы интегрирующих блоков двух соседних групп выполнены следующим образом. Первая выходная шина матрицы с номером i(1 c i c n-1) соединена через два резистора с выходами первого и второго интегрирующих блоков (1-1)-й группы интегрирующих блоков, вторая выходная шина этой матрицы соединена с выходами второго и третьего интегрирующих блоков (i-1)-й группы интегрирующих блоков и т.д. Для интерполирующего полинома третьей степени ленточная диагональная матрица, соответствующая матрице 6, имеет три столбца и две строки, т.е.

0 1 1

1 1 0 а матрица, соответствующая матрице 7, имеет два столбца и одну строку:

Вторые входы всех интегрирующих блоков 8 соединены через матрицу 5 с соответствующими выходами цифроаналоговых преобразователей. С помощью матрицы 5 формируются сигналы, амплитуды которых должны быть равны значениям сигналов на выходах интегрирующих блоков, взятых в дискретные моменты времени, при отсутствии погрешностей интегрирования. Выходы матрицы 5 делятся на и групп выходов, причем I-я группа обьединяет I выходов. Способ соединения входных и выходных шин матрицы 5 с помощью весовых резисторов и выбор величины сопротивления этих резисторов зависят от величины задержки тактовых импульсов в элементе 1 задержки. Рассмотрим.организацию матрицы 5 для случая, когда влиянием времени задержки тактовых импульсов можно пренебречь.

Первая выходная шина 1-й (1

c n) группы выходов подключена через

;>еэисторы к прямым выходам цифроаналоговых преобразователей, номера которых изменяются от 1 до (n + 1

1). Вторая;выходная шина подключена через резисторы к инверсным выходам цифроаналоговых преобразователей, номера которых изменяются от 2 до (n + 2 - 1). Третья выходная шина — к прямым:выходам цифроаналоговых з 133416! 0

0 -1

0 1

0,5 0,5 0 0 -0,5 -0,5

1/б 2/3

1/6

30

Формула изобретения

Интерполятор, содержащий основную группу из и интегрирующих блоков, первые информационные входы которых соединены с соответствующими выхо35 дами с первого по и-й первой матрицы весовых резисторов, вторые информационные входы — с соответствующими выходами с первого по и-й второй матрицы весовых резисторов, а тактовые входы — с шиной тактовых импульсов, :(и+1) последовательно соединенных регистров, информационный вход первого из которых является входом интер45 полятора, а выход каждого регистра подключен к входу соответствующего цифроаналогового преобразователя, прямые и инверсные выходы цифроаналоговых преобразователей соединены с соответствующими входами с первого по

2(п+1)-й первой и второй матриц весовых резисторов, шина тактовых импульсов соединена через элемент задержки с входами записи регистров, а каждый интегрирующий блок содержит интегросумматор, первый вход которого является первым информационным входом блока, а выход — выходом блока и усилитель слежения-хранения, пер50

55 преобразователей с номерами, изменяющимися от 3 до (и + 3 — i) и т.д.

Для интерполирующего полинома третьей степени значения проводимостей резисторов матрицы 5 равны значениям элементов прямоугольной матрицы

Первые три строки этой матрицы соответствуют третьей группе выходов, четвертая и пятая строки — второй группе выходов, а шестая строка— первой группе выходов ° Значения элементов строк матрицы равны амплитудам сигналов на выходах интегрирующих блоков 8, отсчитанным в дискретные моменты времени (моменты поступления тактовых импульсов), при формировании.импульсной переходной функции устройства.

Выходы интегрирующих блоков 8 соединены с соответствующими входами сумматора 9. Коэффициенты передачи по входам этого усилителя зависят от порядка и вида интерполирующего полинома. Например, для и = 3 и интерполирования "на середину" величины коэффициентов передачи могут иметь следующие значения,(по.порядку сверху вниз, см. чертеж):К„ = -1/б; К

= -1/3 К = -1/6 К = К = 0 К

3 э ь

На вход 10 интерполятора с периодом Т поступают коды, значения которых равны значениям отсчетов непрерывной функции. На выходе усилителя

14 слежения-хранения каждого интегрирующего блока формируется ступенчатое напряжение. Амплитуда ступеньки равна значению разности между выходным сигналом интегросумматора и сигналом, поступающим на второй вход интегрирующего блока. Запоминание амплитуды сигнала производится в момент поступления на тактовый вход тактового импульса. Таким образом, на выходе усилителя слежения-хранения

7 4 формируется сигнал ошибки интегрирования, которая в силу различных случайных факторов (дрейф нуля интегратора, помехи) может быть не равна нулю. Сигнал ошибки подается по цепи отрицательной обратной связи на второй вход интегросумматора 13. В следующем такте преобразования осуществляется процесс коррекции ошибки интегрирования ° Выходной сигнал интерполятора образуется путем алгебраического суммирования выходных сигналов всех интегрирующих блоков.

Исключение возможных перегрузок по сигналам в блоках схемы обусловлено использованием принципа распределенной обработки сигналов. Так, например, однократное интегрирование третьего приращения интерполируемой функции осуществляется тремя интегрирующими блоками, двухкратное интегрирование — двумя интегрирующими блоками и т.д. Поэтому при любой форме интерполируемого сигнала амплитуда сигналов на выходах интегрирующих блоков и выходе устройства не превышает в дискретные моменты времени амплитуду интерполируемого сигнала.

Составитель Г.Осипов

Редактор А.Ревин Техред И.Попович Корректор С.Шекмар

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 3964/46

Производственно-полиграфическое предприятие, г.ужгород, ул.,Проектная,4

6 13341 вый информационный вход которого соединен с выходом интегросумматора блока, выход соединен с вторым входом интегросумматора блока, второй ин6 формационный вход является вторым информационным входом блока, а тактовый вход усилителя слежения-хранения является тактовым входом блока, о тл и ч а ю шийся тем, что, с

10 целью устранения возможносж перегрузки при ограниченных линейных зонах блоков, интерполятор содержит сумматор, п-1 дополнительных матриц весовых резисторов и и-1 дополнитель- 1 ных групп интегрирующих блоков при этом каждая i ÿ группа, = 1, п-1, содержит n-i интегрирующих блоков, а

1-я дополнительная матрица весовых резисторов имеет n+1-i входов и n-i

20 выходов, выходы интегрирующих блоков основной группы соединены с соответствующими входами сумматора и первой дополнительной матрицы весовых резисторов, выходы которой соединены с 25 первыми информационными входами соот67 6 ветствующих интегрирующих блоков первой дополнительной группы, вторые информационные входы которых соединены с выходами, с (и+1)-го по (2п-1)

-1)-й, второй матрицы весовых резисторов, входы каждой 1-й дополнительной матрицы весовых резисторов, 2, п-1, соединены с выходами соот1 ветствующих интегрирующих блоков (I-1)-й дополнительной группы, а ее выходы — с первыми информационными входами соответствующих интегрирующих блоков i-й дополнительной группы, вторые информационные входы которых подключены к соответствующим выходам второй матрицы весовых резисторов, выходы интегрирующих блоков всех дополнительных групп соединены с соответствующими входами сумматора, выход которого является выходом интерполятора, а тактовые входы интегрирующих блоков дополнительных групп соединены с шиной тактовых импульсов.