Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники. Цель изобретения - упрощение устройства . Арифметическое устройство содержит блок управления,блок синхронизации, блок сопряжения,сумматор,блок памяти, , элемент ЗАПРЕТ. Изобретение предназначено для проведения синхронного с частотой опорного сигнала накопления информации и обеспечивает блокирование процесса накопления при поступлении сигнала блокировки. Накопленная информация при этом сохраняется, но процесс синхронного накопления возобновляется не сразу после снятия сигнала блокировки, а при попадании процесса в соответствующую фазу опорного сигнала , на которой поступил сигнал блокировки . 1 ил. с (Л оо со ел со -sj со

СОЮЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1335979 A1 (59 4 G 06 F 7/38 ц1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4073903/24-24 (22) ОС . 04 . 86 (46) 07;09.87. Бюл..й 33 (7 1) Институт машиноведения им. А.A. Благонравова (72) М.Д. Генкин, В.С. Голубев, А.Н. Терентьев, Г.Ф. Пешков, О.Б. Скворцов и A.Ï. Кириллов (53) 68 1.325.5(088.8) (56) Авторское свидетельство СССР к" 525950, кл. G 06 F 7/38, 1973.

Авторское свидетельство СССР

Ф 763892, кл. G 06 F 7/38, 1978. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к области автоматики и вычислительной техники.

Цель изобретения — упрощение устройства.Арифметическое устройство содержит блок управления, блок синхронизации, блок сопряжения, сумматор, блок памяти, элемент ЗАПРЕТ. Изобретение предназначено для проведения синхронного с частотой опорного сигнала накопления информации и обеспечивает блокирование процесса накопления при поступлении сигнала блокировки. Накопленная информация при этом сохраняется, но процесс синхронного накопления возобновляется не сразу после снятия сигнала блокировки, а при попадании процесса в соответствующую фазу опорного сигнала, на которой поступил сигнал бло- с2 кировки. 1 ил.

1335979

Изобретение относитс.я к вычислительной технике и может быть использовано в системах технической диагностики.

Цель изобретения — упрошение устройства.

На чертеже представлена функцио-. нальная схема арифметического устройства. 10

Арифметическое устройство содержит блок 1 сопряжения, сумматор 2, блок

3 памяти, блок 4 синхронизации и блок

5 управления, информационный вход 6, вход 7 опорного сигнала, вход 8 бло- 15 кировки, выход 9 результата и выход

10 готовности устройства. Блок 4 синхронизации содержит формиронатель 11 импульсов, счетчик 12 адреса, элементы ЗАПРЕТ 13 и 14, счетчик 15 циклон. 20

Блок 5 управления содержит элементы

ЗАПРЕТ 16 и 17, регистр 18 адреса, компаратор 19 и триггер 20, вход 21 сброса (подается на время считывания информации иэ блока 3 памяти), эле- 25 мент 3AIIPET.

Устройство работает следующим образом.

Исследуемый сигнал поступает на вход 6 блока 1 сопряжения, который представляет собой аналого-цифровой преобразователь, если идет обработка аналогового сигнала, или запоминающий регистр, если обрабатываемая информация поступает в цифровом виде. На вход 7 подается опорный сигнал. На практике опорный сигнал, например, может представлять сигнал с частотой, кратной частоте сигнала от датчика кругоной частоты вращения исследуемо- 40 го объекта, и формироваться умножителем частоты. При этом исследуемый сигнал представляет собой смесь частотных составляющих, кратных круговой, а также помех и шумовых составляющих. 45

В соответствии с управляющими сигналами счетчика 12 адреса обеспечивается запись последовательных отсчетов исследуемого сигнала в М ячеек блока 3 памяти, 1-й отсчет поступает в первую ячейку, 2-й отсчет — во вторую ячейку, M-й отсчет — в М-ю ячейку.

Предполагается, что первоначально блок памяти обнулен.

M + 1-й отсчет, суммируясь в блоке

2 с содержимым 1 — и ячейки, вновь записывается в первую ячейку, М + 2-й отсчет, суммируясь н блоке 2 с содержимым 2-й ячейки, записывается во вторую ячейку и т.д.

Таким образом, обрабатывается К кусков реализации исследуемого сигнала, каждый из которых состоит из M последовательных отсчетов, причем К кратно степени двойки. По переднему фронту сигнала с формирователя 11 происходит выбор ячейки памяти и суммирование н блоке 2, а по заднему фронту — запись результата суммирования в ячейку.

Счетчик 12 адреса обеспечивает счет до М, после чего он обнуляется и обеспечивает запись н счетчик 15 циклон, который обеспечивает счет количества кусков реализаций. После заполнения счетчик 15 циклов выдает на выход 10 сигнал о готовности устройства.

Блок 5 управления обеспечивает блокирование синхронного накопления с момента поступления сигнала блокиронки на вход 8 до момента снятия сигнала 8, но не раньше момента записи в следующую ячейку, считая с ячейки, н которую последней произошла запись к моменту поступления сиг нала 8.

При отсутствии сигнала блокировки на входе 8 триггер 20 находится в нулевом состоянии. Элементы ЗАПРЕТ

13 и 14 разрешают прохождение сигналон записи и н регистр 15. Сигналы от компаратора 19 блокируются в элементе 17.

При поступлении сигнала блокировки, который на практике может означать сигнал перегрузки предусилителей или усилителей, через схему 16 происходит запись адреса последней ячейки блока 3 памяти, в которую была записана достоверная информация.

Триггер 20 устанавливается в единицу. Элементы 13 и 14 запрещают зались в блок 3 памяти и счетчик 15 циклов. Элемент 16 помогает избежать записи нового адреса в регистр 18, если сигнал блокировки будет сброшен, а затем установлен вновь до того, как н регистре 12 появится адрес ячейки, следующей поспе поступления первоначального сигнала блокировки.

После сброса сигнала блокировки компаратор 19 установит триггер 20 н исходное состояние, когда адрес в счетчике 12 совпадает с адресом, запомненным н регистре 18. Устройство будет продолжать накопление К кусков достоверных реализаций.

Для считывания информации из уст— ройства достаточно подать тактовые сигналы на вход 7, на вход 6 — нулевой сигнал, на вход 21 — сигнал обнуления, по входу 8 — сбросить триггер 20. формула и з обретения

Арифметическое устройство, содержащее сумматор, блок памяти и блок управления, содержащий регистр адреса 15 и компаратор, первый информационный вход которого соединен с выходом регистра адреса, о т л и ч а ю— щ е е с я тем, что, с целью упрощения устройства, оно содержит блок со-20 пряжения, элемент ЗАПРЕТ, блок синхронизации, содержащий формирователь импульсов, счетчик адреса, счетчик циклов, первый и второй элементы

ЗАПРЕТ, блок управления содержит пер-25 вый и второй элементы ЗАПРЕТ и RSтриггер, причем информационный вход устройства соединен с информационным входом блока сопряжения, синхровход которого соединен с выходом формирователя импульсов, счетным входом счетчика адреса и прямым входом первого элемента ЗАПРЕТ блока синхронизации, выход которого соединен с входом управления считыванием/записью35 блока памяти, информационный вход которого соединен с выходом суммато1335979 4 ра, первый и второй информационные входы которого соединены соответственно с выходом блока сопряжения и выходом элемента ЗАПРЕТ устройства, инверсный вход которого соединен с входом сброса устройства, прямой вход элемента ЗАПРЕТ устройства соединен с выходом результата устройства и выходом блока памяти, адресный вход

10 которого соединен с информационным входом регистра адреса, вторым входом компаратора и выходом результата счетчика адреса, выход переполнения которого соединен с прямым входом втовторого элемента ЗАПРЕТ блока синхронизации, выход которого соединен со счетным входом счетчика циклов, выход которого соединен с выходом готовности устройства, инверсный выход

RS-триггера соединен с инверсными входами первого и второго элементов

ЗАПРЕТ блока синхронизации и прямым входом первого элемента ЗАПРЕТ блока управления, выход которого соединен с тактовым входом регистра адреса, первый и второй прямые входы второго элемента ЗАПРЕТ блока управления соединены соответственно с выходом компаратора и прямым выходом RS-триггера, S-вход которого соединен с выходом второго элемента ЗАПРЕТ блока управления, инверсный вход которого соединен с R-входом Rs-триггера, инверсным входом первого элемента ЗА"

ПРЕТ и входом блокировки устройства, вход формирователя импульсов соединен с входом опорного сигнала устройства.

1335979

Составитель M. Есенина

Редактор Н. Егорова Техред М.Ходанич Корректор И. Муска

Заказ 4048/43 Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раущская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 е